4×4 MIMO-OFDM 受信機における動的再構成可能なMMSE 検出器のLSI 設計

摘要

This report presents a VLSI architecture of dynamic reconfigurable MMSE detection in a 4×4 MIMO-OFDM receiver. A circuit for MIMO-OFDM that computes the matrix inversion of each subcarrier by the real-time has been designed. But it is required small circuit area to downscale system and save power-consumption. We propose a technique to optimize arithmetic units in the allowed time of pipelined MMSE detector by adopting a dynamic reconfigurable architecture to compute Strassen's algorithms of matrix inversion and multiplication. The proposed technique achieves large reduction of circuit area and power consumption. The designed circuit has been implemented to a 90-nm CMOS process and evaluated in processing latency, circuit area and power consumption.%本報告では4×4 MIMO-OFDM 受信機における動的再構成可能なMMSE 検出器のVLSIアーキテクチャを 提案する．MIMO-OFDM 方式ではMIMO 復号においてサブキャリア毎の逆行列計算を実時間処理で行う専用回路が実現されているが，システムの小型化・低消費電力化が必至であるため，回路規模の縮小化が要求される．提案手法では，ストラッセン方式行列乗算および逆行列計算において動的再構成アーキテクチャを導入し，MIMO-OFDM 受信機MMSE 検出器での許容遅延内で演算回路を最適化する．これにより提案法は従来法よりも大幅な回路規模および消費電力の削減を達成している．MMSE 検出回路をCMOS 90 nm プロセス上に実装したときの処理遅延，回路面積，消費電力について従来法と比較評価した．