FPGAによるUPACSサブルーチンの高速化

摘要

A cost effective reconfigurable processing engine using multiple FPGAs for accelerating UPACS, a CFD package produced by JAXA has been developed. Two kernels; error modification routine and time integral routine; have been implemented in our past research. Here, we implemented a pipelined structure of the third routine; cell face variables routine on Virtex-5 FPGAs. 209 times performance of a PC using Intel Core 2Duo(2.66GHz) can be achieved. 37% slices can be reduced by reducing the execution time to 192 times.%JAXAの開発した計算流体力学（CFD）パッケージUPACSをFPGAを複数用いた安価な計算システムを用いて高速化する研究を行っており、既に精度修正部、時間積分部の実装を行った。本報告では、UPACSの粘性項部の演算パイプラインを実装し、評価をおこなった。複数のVirtex-5上に演算パイプラインを設計することで、従来のFortranコードをIntel Core 2Duo（2.66GHz）を用いたPCで実行した場合と比べて約209倍の実行速度が見込めることが分かった。また、演算パイプライン内の演算器のレイテンシを変えることで、約192倍の実行速度でスライス数の37％削減が見込める。