ソフトエラーに起因するパルスのラッチ確率のモデル化

摘要

This paper describes soft error which is one of the dependability decrease factors of LSI(Large Scale Integrated circuit). Soft error is a phenomenon that the output value of a logic gate flips transiently or the preserved value of a storage element flips because of electric charge occurred by neutron particle strike at transistor. Designers of circuits should do soft error measures to judge whether the circuit has desired tolerance. It is necessary to calculate the probability that pulse propagated to the input of each flipflop (henceforth FF) is latched when we evaluate soft error tolerance. The latching probability of which parameter is pulse width was modeled in an existing research. It is proportional to pulse width. However, accurate probability is not proportional to pulse width, the latching probability is underestimated in the research. This paper presents modeling method of latching probability considering not only difference of pulse width but also difference of transition time. In this paper, we show the evaluation result of the model by using SER(Soft Error Rate) that is probability that soft error occurs and propagate wrong value to output at unit time. Our model estimated SER 0.03% smaller while the existing model estimated SER 5.8% smaller.%LSI（Large Scale Integrated Circuit）の信頼性を低下させる要因の一つとして，放射性粒子により回路素子の出力の反転が引き起こされるソフトエラーと呼ばれる現象が挙げられる.設計された回路が所望のソフトエラー耐性を持つか判断するため，設計者は回路のソフトエラー耐性を評価する必要がある.ソフトエラー耐性を評価する際，フリップフロップ（以下FF）の入力へ伝搬したパルスがラッチされる確率を計算する必要がある.既存研究ではパルス幅等をパラメータとしたラッチ確率のモデル化が行われている.そのモデルではパルス幅に比例してラッチ確率が計算できるとしている.しかし，実際のラッチ確率はパルス幅に比例しておらず，既存のモデルはラッチ確率を過小見積もりしている.そこで本稿では，既存のモデルと比べて精度の高いモデルの構築を行った.また，既存のモデルが考慮していない遷移時間をパラメータに加えたモデル化を行い精度の向上を図った.単位時間当たりにソフトエラーが発生し外部出力へ誤った値が出力される確率であるSER（Soft Error Rate）を用いてモデルの評価を行った結果，既存のモデルがSERを5.8%過小に見積もっているのに対し，本稿のモデルは0.03%程度の誤差でSERが計算可能であることを確認した.