スループットコンピューティング向け1 Tbyte/s 1 Gbit3次元積層DRAMアーキテクチャ

摘要

高スループットコンピューティングを可能にする超高バンド幅大容量キャッシュ用DMを提案した。超高バンド幅を実現するため，5段パイプラインを持つマルチコアDRAMアーキテクチャ，8nsサイクル動作を実現するアーリーバーライト方式，TSVを用いた16Gbius高速I/Fの3つの技術を採用した。45nmの汎用DRAMプロセスを仮定した回路シミュレーションにより，バンド幅1Tbyte/sの1Gbit DRAMを消費電力19．5Wで実現でき，チップ面積は52mm~2に抑えられることを確認した。%A novel DRAM architecture with an ultra high bandwidth is proposed for high throughput computing. The proposed architecture employs three techniques; 1) 5-stage pipelined 16-DRAM cores, 2) an early bar write scheme for an 8-ns cycle array operation, 3) 16-Gbit/s I/O circuit on each 32 through-silicon-via pairs/DRAM core. We confirmed by the circuit simulation assuming 45-nm 1-Gbit chip that the proposed architecture achieves 1-Tbyte/s bandwidth with 19.5-W power consumption. The chip area is estimated to be 52 mm~2.