演算器アレイ型プロセッサのための命令スケジューラの設計と評価

摘要

Recently, we have proposed Linear Array Pipeline Processor (LAPP) that improves energy efficiency for various workloads like image processing and maintains programmability by working on VLIW codes. In this paper, we proposed an instruction scheduler for LAPP to fully exploit the array execution functional units (FUs) and bypass networks by mapping the VLIW codes into the FUs dynamically. The dynamic scheduling can be finished within multi-cycles during a data prefetching before the FUs work concurrently. According to its design with HDL, the proposed scheduler has become the circuit area to 43% and the delay to 70% compared to a straightforward model. The scheduling also does not have any critical path in an FU array processor with the small footprint. instruction scheduling, array execution units, reconfigurable architecture%我々は，画像処理などのさまざまなワークロードの電力効率を改善し，汎用VLIW 命令列を実行できるプログラマビリティを備える線形アレイ型プロセッサを提案している．本稿では，演算器アレイに動的にVLIW命令列を割り当てることで，演算器ネットワークを効率的に設定するLAPP向け命令スケジューラを提案する．提案スケジューラは演算器の一斉動作前に行うデータ・プリフエッチ時間を利用し，複数サイクルを使って、レジスタリネーミングおよび演算器間のネットワーク設定を行う．HDL記述での設計より，単純連結モデルと比較して，提案スケジューラの回路規模は43%となり，遅延時間は70%であることが明らかになった．また，提案スケジューラは演算器アレイ型プロセッサの面積オーバヘッドおよびクリティカルパスにならないことがわかった．