セル遅延モデルを用いた算術演算回路の信号遷移回数見積もり手法

摘要

本稿では，算術演算回路を対象とした消費エネルギーの見積もり方法を提案する．算術演算回路は，それぞれの構成法について入出力のビット幅が変化したときの遅延時間や面積の変化に一定の傾向がある．消費エネルギーの変化についても，構成法ごとに入出力のビット幅が変化したときに一定の傾向があると考えられる．この傾向を利用することによって，入出力のビット幅が小さな演算回路の消費エネルギーからビット幅が大きな演算回路の消費エネルギーを見積もることができると考えられる．本稿ではセル遅延モデルを用いて回路内部の信号の遷移回数を計算することによって消費エネルギーの指標とする．本手法はレイアウト情報や配線情報などを用いないため，論理設計段階における見積もりが可能である．また，配線遅延や製造ばらつきを考慮するために，セル遅延にランダムな値を加えて信号遷移回数の計算を行った．順次桁上げ加算器と配列型乗算器に対して，信号遷移回数の計算結果をもとに消費電力を見積もった．それぞれ，4ビット演算器から32 ビット演算器の消費エネルギーを見積もったところ，Nanosim を用いたシミュレーション結果に対して，いくつかのセル遅延の設定で誤差が10%未満となった．%We propose a method for estimating energy consumption of arithmetic circuits. Delay and area of arithmetic circuits change with a specific tendency for each construction when their input widths change. We think that energy consumption also changes with some sort of tendency for each construction. We estimate energy consumption of large arithmetic circuits from energy consumption of small arithmetic circuit by using the tendency to the change. In this paper we count the number of signal transitions of arithmetic circuits using cell delay model. The count of signal transitions is used as an index of energy consumption. The proposed method can estimate energy consumption at logical design phase because layout and routing information are not used in the proposed method. We estimate energy consumption of ripple carry adders and array multipliers using the count of signal transitions. In some delay settings, we can estimate energy consumption with an error within 10% to Nanosim estimation.