A Basic Study on Timing-Test Scheduling for Post-Silicon Skew Tuning

摘要

This paper treats post-silicon skew tuning for improving performance yield under various delay variations, and proposes a novel PDE tuning algorithm which utilizes only the result of setup and hold timing tests, not the result of delay measurements. From the test results, we will construct Control-value Constraint Graph, and compute longest path lengths on this graph for finding feasible PDE setting. Longest path lengths depends directly on edge weights of the "longest-paths tree", but for co-tree edges, their exact edge weights are not always necessary. Based on this observation, we have proposed several scheduling algorithms for reducing the test cost for PDE tuning.%製造ばらつきによる遅延ばらつきの影響を，製造後の個別チップに対してクロックキューを調整することで吸収する方式が考えられている．このとき，スキュー調整量の決定には個別チップ上の遅延量に関するテストあるいは計測が必要になる．本稿では，幾分理想化されたPDE（遅延調整素子）モデルを対象に，スキュー調整に必要な情報を得るためのタイミングテストの実行順序の問題を提起し，基礎的な検討を行う．初めに，PDEの遅延童に関するある種の線形成を仮定することにより，離散的なPDE制御値の決定が，制御値制約グラフの構成とその上での最長パス長計算に帰着出来ることを示す．次いで，制約グラフの最長パス木に注目し，その補木枝については，必ずしも厳密な枝重み評価が必要ないことを利用した，タイミングテストコスト圧縮の可能性を指摘する．