Virtual HILS：システム全体仮想化による、組込みソフト検証の高効率化

摘要

VHILS, a system simulation environment for validating dependability of embedded systems was developed. VHILS is equiped with general purpose simulation interface which speeds up communication between mechanical simulation and electoric one. By using the interface, VHILS could achieve 43% speed compare to that of the acutual system component with 0.1% error at most. VHILS could overcome time and resource limitations of control-system validation by exploiting its feature, VHILS was formed only by software. A computer system that proves automation and parallelization of system validation was developed.%組込みシステムの網羅的な信頼性検証の実現を目的とした，システムシミュレーション環境であるVirtual Hardware In the Loop Simulation（VHILS）を開発した．VHILSは機械系と電子系のシミュレーションの連携を高速化する汎用インターフェイスを備えており，対象とする系のシステム動作を誤差0．1％以内の時間精度を，1シミュレーション当たり実機比34％の速度で模擬可能である．また，VHILSは全てがソフトウェアで構成されていろ点を生かして，これまでの制御系システム検証における時間的・資源的制限を克服可能である.本研究では制御系システム検証の完全自動化・並列化を可能にする環境を開発し，実用性を評価した．