FPGAの配線処理におけるチャネル幅探索の分散並列化

摘要

近年FPGAデバイスの集積度向上に伴い，自動設計に費やす時間が急激に増加するという問題が発生している.その中でも配線処理は最も時間を要する工程の1つであり高速化に対する需要が強い.そこで，本稿ではチャネル幅探索の探索範囲の分割による並列化を提案する.チャネル幅の探索は配線処理過程の1つであり，これを並列化することで配線処理を高速化することが可能となる.提案する手法をFPGA配置配線ツールとして広く用いられているVPR（Versatile Place and Route）に組込み評価を行った.評価の結果，最高で5.39倍，平均で1.90倍の速度向上を遅延やルータビリティ等のコスト劣化なしで達成可能であることが分かった.%As the FPGA becomes resourceful, the design time becomes longer. Especially, routing process occupies the large portion of it, because the routing patterns increase substantially with FPGA's growing. Therefore, we propose the parallelizing algorithm for FPGA's channel width search in order to reduce the automated design time. This algorithm doesn't lose the routing cost, because each channel width search are independent with respect to one another. As a result, we achieved speed-up 5.39 times highest, 1.90 times the rate improvement on the average without cost deterioration, cost deterioration.