動的遅延分布の高速な見積もり手法

摘要

ディジタル回路の高性能化は，現在主流の固定レイテンシ方式では限界に近づいており，可変レイテンシ方式の採用による回路のさらなる高性能化が期待されている.高性能な可変レイテンシ回路の実現のためには，その動作や性能を見積もるため，素子遅延の製造バラつきなどによる静的な遅延分布だけでなく，入力パターンの違いを考慮した回路の動的な遅延分布を知ることも必要である.回路の動的遅延分布は必要な入力パターンの系列をすベてシミュレーションすることにより正確に求めることはできる.しかし，計算量は回路の入力数の指数オーダーとなるため，小規模な回路を除き現実的な方法ではない.本研究では，信号遷移事象の生起確率を用いて，より少ない計算量で動的遅延分布を見積もる手法を提案する.計算機実験による結果から，提案手法によってより高速に得られた見積もりが，入力パターンのシミュレーションに近いことを確認した.%As the improvement of digital circuits with fixed latency is about to reach its own limits, it is expected that variable latency technique will make more improvement of digital circuits. For the purpose of realizing a high performance circuit by variable latency framework, it is necessary to know not only the static delay distribution caused by variable gate delays in manufacture etc., but also the dynamic delay distribution considering the variations of the input patterns. Simulation of all necessary input patterns enables us to get the correct dynamic delay distribution, but impractical except small scale circuits due to taking exponential time in terms of the number of primary inputs of the circuit. In this paper, we propose a method to estimate the dynamic delay distribution in lesser computational time by using occurence probabilities of signal transition events. In experiments, we confirmed that the estimation which is obtained fast by our method is close to the result of the simulation of input patterns.