プロセスばらつきを考慮した低電圧動作混合連想度キヤッシュ構造

摘要

In this paper, we propose the mixed associativity scheme using 7T/14T SRAM, which can reduce the minimum to be various. It exploits the characteristics of manufacturing-induced defects in memory structures and the recovery feature of 7T/14T SRAM. The proposed scheme has no additional cycle penalty. According to our measurement results, the proposed scheme can reduce the minimum operating voltage by 80 mV. Area estimation results show that the area overhead of the proposed cache scheme is 5.22% in 64-KB cache 8-way set-associative cache.%本論文では、キャッシュのインデックスごとに様々な連想度を取ることによってプロセスばらつきに対応する低電圧キヤッシュ構造を提案する。提案キヤッシュでは、プロセスばらつきの影響による故障プロックがキャッシュ内でランダムに分布することに着目し、故障ブロックのみを7T/14T SRAMの回復機構を用いて回復させる。それにより、従来のウェイごと、あるいはキャッシュ全体における一様な回復手法と比べ、面積オーバへッド、容量オーバヘッドを削減でき、より効率的に低電圧動作を得ることができる。65 nmプロセスで試作した実チップの測定結果、7.81%の容量オーバへッド、5.22%の面積オーバへッドのみで80 mVの動作電圧削減効果を確認した。