タイミング最適化非同期クロック生成器を搭載した40nm超低電圧SAR ADC

摘要

本研究では、最適タイミング非同期クロック生成器を搭載した、超低電圧•超低消費電力の逐次比較型(Successive Approximation Register; SAR)アナログデジタノレ変換器(Analog to Digital Converter)を提案する。クロック生成器の遅延量をキヤリブレーションすることで、DACセトリングの待ち時間がデバイスミスマッチに合わせて最適化される。チップは40nmのCMOSプロセスを用いて試作し、2.048MS/sにおいて有効ビット数(Effective Number of Bits; ENOB) 7.5-bit、FoM (Figure of Merit) 8.75fJ/conv.を達成した。%This paper presents an ultra low power and low voltage successive approximation register (SAR) analog to digital converter (ADC) that uses an adaptive timing optimized asynchronous clock generator. By calibrating the delay time of the clock generator, the DAC settling time is optimized to counter the device mismatch. Test chip has been fabricated in 40nm standard CMOS process and achieved 7.5-ENOB (Effective Number of Bits) and figure of merit (FoM) of 8.75-fJ/conversion-step with 2.048MS/s.