機械語の複数部分を高速化するCPU密結合型ハードウェアアクセラレータ

摘要

本稿では，機械語プログラムの指定区間をCPUと密結合するハードウェアァクセラレータに変換する手法において，複数の区間を処理対象にするためのハードウェア構成法を提案する.それぞれの区間をハードウェアに変換してCPUに並列接統するのではなく，一つのハードウェアモジュールが複数の区間の処理を実行できる構成をとる.これにより，複数の処理の間でハードウェア資源や制御が共有できるため，ハードウェアの利用効率が良くなる.また，プログラムの複数区間が合成可能になれば，アクセラレータからのソフトウエアサプルーチンの呼び出し等，複雑な制御構造を扱うことも可能になる.%This article presents an improvement over the hardware accelerator tightly coupled with a CPU. While the previously proposed method assumes only a single fragment from a binary code to be synthesized into an accelerator, our method attempts to accelerate multiple fragments. Instead of connecting multiple acceleratos corresponding to the fragments in parallel, a single hardware module is synthesized which is capable of accelerating the multiple sections. This enables sharing of datapath resources as well as the control among multiple tasks, which makes the accelerator cost-efficient. Furthermore, the capability of handling multiple code fragments makes it possible to synthesize complex control structures, such as calling software subroutines from a hardware accelerator, into hardware.