並列ィンデックス生成器を用いたIPv6検索アーキテクチャに関して

摘要

インターネットの爆発的な普及により，ルータの消費電力が問題になっている一方で，トラフィックは増加し続けている.従って，高速かつ低消費電力なIP検索アーキテクチャが必要である.また，IPv4アドレスの枯渴により、次世代IPv6が急速に普及している.本論文では，メモリをベースにしたIPv6検索アーキテクチャを実現する.IPv6のプレフィックスを直接メモリで実現した場合，メモリ量が指数関数的に爆発していまい，実現できない.本論文では，並列ィンデックス生成器を用いてIPv6検索アーキテクチャを実現する.既存の手法との比較を行い，並列ィンデックス生成器が高速かつコンパクトであることを示す.%This paper shows an area-efficiency and high- performance architecture for the IPv6 lookup using parallel index generation units (IGUs) and a priority encoder. To reduce the size of memory for the IGU, we adopt a liner transform and a row-shift decomposition. Also, this paper shows a design method for parallel IGUs with given prefixes. Experimental shows that, as for the normalized area and lookup speed, our architecture outperforms existing FPGA realizations.