再構成可能デバィスMPLDのアーキテクチャ評価

摘要

本稿では再構成可能デバイス実現のためのアーキテクチャであるMPLDの詳細構造の評価検討を行う.MPLDは，多数の小容量メモリ間をァドレス線とデータ線の対(AD対）で実現した双方向線を用いて相互に接続した構成となっている.MPLDではこの小容量メモリをMLUTと呼び，論理を実現するLUTとして利用するほか，AD対同士をつなぐスィッチとして用いることでLUT間の配線としても利用する.そのため，MLUT当たりのAD対の数，AD対同士の接続パターンがMPLDにマッピングできる回路の規模，動作遅延に大きな影響を与える.そこで，MLUT当たりのAD対の数，AD対同士の接続パターンなどを変えた多様なMPLDアーキテクチャを仮定し，回路を構成するための特性の比較を行う.%In this paper, we discuss the detailed structure of MPLD, an architecture for realizing reconfigurable devices. MPLD consists of small memories connected by pairs of address and data lines (AD pairs). These memories, called MLUTs, are used as LUTs to realize logic cells, and also switch blocks to realize wires between the logic cells. Thus, the number of AD pairs per MLUT and the connection pattern among MLUTs by AD pairs greatly affect the performance and acceptable size of circuits mapped to the MPLD. Therefore, we compare a variety of MPLD architectures, which have the different numbers of AD pairs per MLUT and the different connection patterns among MLUTs, in some metrics.