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机译:利用合并的BL / PL阵列架构和双位线驱动方案的高速和低功耗FeRAM
Tsinghua National Laboratory for Information Science and Technology, Institute of Microelectronics, Tsinghua University, Beijing 100084, People's Republic of China;
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机译:基于分支合并的真正单相时钟方案的低功耗,高速双模预分频器
机译:使用提升方案的二维离散小波变换的高效基于高速/低功率线的体系结构
机译:适用于LCD应用的高速驱动方案和紧凑型高速低功耗轨至轨B类缓冲放大器
机译:具有可变阈值电压(VT)方案的高速低功耗0.3 / spl mu / m CMOS门阵列
机译:使用冗余二进制的高速,低功耗54-b X 54-b数字乘法器架构。
机译:具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计适用于高速和低功耗应用
机译:高速低功率多重累积单元的数据合并技术
机译:基于算法的低功耗变换编码体系结构。第2部分。对数复杂性,统一架构和有限精度分析。