Introduit en 2006, le standard JESD204 entend augmenter le débit des liaisons entre convertisseurs de données (CAN et CNA) et FPGA, mais aussi réduire le nombre de liens. Avalisée en juillet 2011, la révision B du standard apporte essentiellement trois modifications au JESD204A : une augmentation de la vitesse des liens de 3,125 à 12,5 Gbit/s, l'ajout de provisions pour assurer une latence déterminée et la modification de la référence d'horloge. Ainsi, on passe d'une horloge trame (Frame Clock), commune à tous les composants dans la chaîne de traitement, à une horloge par composant (Device Clock). Mais pourquoi s'intéresser à ce standard?
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