机译:基于65 nm单端口读出放大器的低功耗SRAM的设计与实现
机译:用于低功耗的65 nm CMOS技术中使用数据感知(DA)SRAM单元实现存储阵列的外围电路设计
机译:一个28 nm 2 Mbit 6 T SRAM,具有高度可配置的低压写能力辅助实现和基于电容器的感测放大器输入失调补偿
机译:利用位线泄漏预测方案和非微调读出放大器设计65 nm亚阈值SRAM
机译:超低待机功耗6T单端口和8T双端口SRAM,位于65纳米薄盒硅(SOTB)上,适用于智能物联网应用
机译:采用65nm CMOS技术的基于时间的低功耗,低失调5位1 Gs / S闪存ADC设计
机译:神经放大器的低截止频率降低:CMOS 65 NM中的分析和实施
机译:基于单端口读出放大器在65 nm中的低功耗SRAM的设计与实现