Area Efficient 3.3GHZ Phase Locked Loop with Four Multiple Output Using 45NM VLSI Technology

Ms. Ujwala A. Belorkar; S.A.Ladhake

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Area Efficient 3.3GHZ Phase Locked Loop with Four Multiple Output Using 45NM VLSI Technology

机译：采用45NM VLSI技术的具有四个多路输出的高效区域3.3GHZ锁相环

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This paper present area efficient layout designs for 3.3GigaHertz (GHz) Phase Locked loop (PLL) with four multiple output. Effort has been taken to design Low Power Phase locked loop with multiple output, using VLSI technology. VLSI Technology includes pr

机译：本文介绍了具有四个多路输出的3.3G赫兹（GHz）锁相环（PLL）的区域高效布局设计。已经努力使用VLSI技术设计具有多个输出的低功率锁相环。 VLSI技术包括公关

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来源
《International Journal of VLSI Design & Communication Systems》 |2011年第1期|共页
作者
Ms. Ujwala A. Belorkar; S.A.Ladhake;
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作者单位

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原文格式 PDF
正文语种
中图分类计算技术、计算机技术;
关键词

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