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机译:面积高效3.3GHz相位锁定环,具有四个多个输出,使用45nm VLSI技术
Ujwala A. Belorkar; S.A Ladhake;
机译:采用45NM VLSI技术的具有四个多路输出的高效区域3.3GHZ锁相环
机译:基于45NM VLSI技术的低功耗锁相环(PLL)设计
机译:具有超低功耗子门限逻辑的多路输出的高性能锁相环设计
机译:用于雷达应用的低噪声多输出锁相环合成器
机译:用于多个时钟相位/延迟生成的延迟锁定环路。
机译:基于鉴相器输出的GPS锁相环性能指标
机译:采用45NM CMOS技术的具有四个多个输出的功率高效锁相环
机译:具有多个可编程工作频率的锁相环,以及高效的锁相环布局方法
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