机译:使用DTSCL和电流镜SCL逻辑结构减少LP-LV电路的泄漏
Department of Electronics & Communication Engineering, Motilal Nehru National Institute of Technology Allahabad,Allahabad, India;
Department of Electronics & Communication Engineering, Motilal Nehru National Institute of Technology Allahabad,Allahabad, India;
National Institute of Technology, Raipur, India;
CMOS Integrated Circuits; CMOS Logic Circuit; Dynamic Threshold MOS (DTMOS); Power-Delay Product; Source-Coupled Logic (SCL); Sub-Threshold CMOS; Sub-Threshold SCL; Ultra-Low-Power Circuits; Weak Inversion LP-LV(Low Power-Low Voltage);
机译:使用DTSCL和电流镜SCL逻辑结构减少LP-LV电路的泄漏
机译:设备电路共同设计,以减少纳米制度中VLSI逻辑电路中的栅极漏电流
机译:22 - NM CMOS技术中静态逻辑门的漏电和短路功率降低的新电路级技术
机译:堆叠电力门控逻辑电路模式转换期间接地反射噪声和漏电流的分析和减少
机译:纳米级CMOS电路中降低待机泄漏功率的方法。
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