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机译:通过高k栅极堆叠MOSFET进行栅极电流建模,以进行大规模集成逻辑电路分析
National Institute of Technology, Hamirpur, India;
National Institute of Technology, Hamirpur, India;
National Institute of Technology, Hamirpur, India;
MOSFET; inelastic trap assisted tunnelling; gate tunnelling current; high-k stack; DIBL; SS;
机译:通过高k栅堆叠的长沟道圆柱形环绕栅MOSFET的直接隧穿电流的分析模型
机译:具有双重材料底栅极的前高k门堆双材料三栅肖特基屏障硅皮MOSFET建模与分析
机译:纳米尺度下高k栅堆叠MOSFET结构的栅电流建模与优化
机译:高k材料/ SiO_2栅极堆栈对圆柱周围栅极MOSFET直接栅极隧道电流的影响
机译:高K栅极电介质堆叠的电压和温度相关的栅极电容和电流模型
机译:具有纳米堆叠的高k栅极电介质和3D鳍形结构的高性能III-V MOSFET
机译:具有高k栅极堆叠的mOsFET的漏极和栅极电流中的1 / f噪声