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时序逻辑方式构成的乘法器的VHDL设计

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本文应用VHDL语言设计了一个以时序逻辑方式构成的8位乘法器,节省了硬件芯片资源,给出了仿真波形.

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来源
《无线电工程》 |2001年第z1期|261-263|共3页
作者
张霞; 赵仁厚;
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作者单位

华中理工大学汉口分校;

海军飞行学院;

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正文语种 chi
中图分类计算技术、计算机技术 ;
关键词
VHDL EDA 仿真综合;

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