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王建新; 周世强; 肖超恩; 张磊;
北京电子科技学院电子与通信工程系 北京 100070;
北京工商大学农产品质量安全追溯技术及应用国家工程实验室 北京 100048;
FESH; 分组密码; VerilogHDL高速实现; 流水线设计;
机译:蜂鸟密码算法的FPGA实现
机译:基于FPGA的MPLS-TP线性保护倒换在光载波以太网分组传输网络中4000 + sup>隧道的实现
机译:基于仿真的相关功率分析攻击KASUMI分组密码的FPGA实现
机译:基于混合方法的高速分组密码算法
机译:带有可重新配置S盒的高速DES实现,用于基于FPGA的新兴网络应用。
机译:基于FPGA的多帧信息融合超高速目标检测算法
机译:使用传统FPGA和LabVIEW FPGA平台实现高速AES实现
机译:基于高速FpGa和Dsp的FFT处理器的实现,用于提高基于光纤的传感系统中的应变解调性能
机译:基于带有重复轮次的分组密码算法的程序及其实现方法。
机译:基于FPGA的高速低延迟浮点累加器及其实现方法
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