VHDL设计中信号与变量的使用研究

摘要

VHDL语言是现代电子设计的重要工具。数据对象是其中的重要语言要素，通常由常量、变量与信号等组成，一般情况下，这些要素在经过综合后可以引入寄存器，这样就能够产生相同的逻辑电路，与初始值的功效基本相同。语言要素中的常量和变量可以从计算机语言中找到与其对应的数据类型，并且这类常量和变量的语言行为与高级中的变量和常量基本相同。比较特殊的要素是信号，它的数据对象包含更多的硬件特征，这也是VHDL中最有特色的语言要素之一。本论文讲述的是常量和变量的相似之处，还有变量和信号的相同与不同之处，主要表现为定义位置、适用范围、延时行为特性等，并以实例加以验证。