一种多相延迟锁相环的自校准方案

摘要

芯片间数据传输速率的不断提高,导致系统对时钟信号的要求越来越高.延迟锁相环在各种高速通信系统中提供多相位时钟,其相位精度直接影响到数据的误比特率.然而,因鉴相器器件失配引起的相位误差问题在时钟频率提高的同时愈发明显.针对一种基于OTA的延迟锁相环电路鉴相器失配问题,提出了一种环路自校准方案,同时给出校准电路的Verilog-A行为级模型.当鉴相器中两个或门电路之间存在失配误差时,将会在OTA输入端以失调电压的形式引起输出相位偏移;校准电路能够对该失调电压实现检测与计算,并补偿至环路中,使得理想反馈时钟条件下,OTA输入端电压保持相同,压控延迟线延时不再改变,最终能够有效减小因鉴相器失配引起的输出时钟相位误差.基于TSMC 40nm CMOS工艺完成了4相DLL电路的设计,其工作频率范围能够达到10 GHz~12 GHz;联合校准电路模型,通过电路-模型混合仿真结果显示:校准前后,输出时钟相位误差均方值从300fs降低至30fs.