基于FPGA的高性能硬件EtherCAT主站研究

摘要

随着技术的不断进步,高端应用场合对EtherCAT主站的性能提出了越来越高的要求。传统的软件EtherCAT主站使用Windows或Linux操作系统实现,主站的性能和稳定性完全依赖操作系统的实时性,且主站的抖动一般为微秒级别,不能满足高端应用的需求;同时,传统的时钟同步算法以第一从站的时钟作为系统时钟,具有一定的局限性。对此,文章首先对目前EtherCAT主站研究的现状进行阐述;然后提出了一种基于FPGA的硬件EtherCAT主站方案以及一种基于FPGA主站时钟的DC同步算法,并对硬件EtherCAT主站实现的方法进行了描述;最后采用6台通用伺服驱动器作为从站设备,对主站系统进行了实验验证。实验结果表明,所设计的主站通信数据帧抖动仅为5 ns,且搭配本文所述的时钟同步算法,各从站间同步信号SYNC0中断实时同步,能满足各高端应用场景的需求;同时由于FPGA代码的可移植性,该主站可灵活应用于不同的硬件平台,具有很强的工程指导意义。