纠字节错的主存储器系统的设计

摘要

纠字节错编码技术在主存储器中的应用,是提高主存储器系统可靠性的重要措施之一。本文所介绍的是用于大型机的主存储器系统,其存储容量为5M字(32MB),信息流量为320MB/s。其突出特点是具有纠单字节错的能力,采用双端口存储模块,按流水线方式设计。文中给出了主存储器系统的总体逻辑设计。SbEC—DbED纠单字节错编码设计,并进行了效能分析。