一种可节约RAM资源的准循环LDPC码的编码装置

摘要

低密度奇偶校验码(Low Density Parity Check Code,LDPC)是一种可接近香农容量限的分组码,具有纠错能力强、编码效率高、码率灵活可选等特点,但在编码方面,直接根据生成矩阵编码的运算量大,对硬件现场可编程门阵列(Field Programmable Gate Array,FPGA)计算和存储能力要求高。因此,提出一种以非0元素的位置表示法来代替原稀疏矩阵的值表示法,更经济地利用FPGA的随机存取存储器(Random Access Memory,RAM)资源,以移位寄存器方式实现LDPC码的编码方式,采取流水线结构减少FPGA硬件逻辑资源,通过矩阵变换,大大降低了RAM存储资源,节省了编码器的硬件资源。