10 Gbit/s CMOS高增益限幅放大器设计

摘要

利用UMC 0.13 μm CMOS工艺设计了10 Gbit/s CMOS高增益限幅放大器.本次设计采用五级改进的Cherry-Hooper结构来提高电路的带宽增益积,运用两级输出缓冲来减少信号的上升下降时间.后仿真结果表明,在1.2 V的供电电压下,电路的功耗为70.8 mW,获得了58.7 dB的增益和9 GHz的-3 dB带宽.输入动态范围为46 dB(6 mVpp～1 200 mVpp)时,输出幅度保持在600 mVpp,上升下降时间(10%～90%)为29 ps.芯片的核心面积仅为285.8 μm×148.9 μm,总面积为665.3 μm×515.3 μm.