Southern Illinois University at Carbondale.;
机译:具有闭环占空比校正器的800 MHz-1.1 GHz 1.2 mW延迟锁定环
机译:A120-420 MHz延迟锁定环,带有多频带压控延迟单元
机译:155MHz时钟恢复延迟和锁相环
机译:基于500 MHz延迟锁定环的128-bin,256 ns深度模拟存储器ASIC“ Anusmriti”
机译:一个400 MHz SigmaDelta ADC,如果数字化在100 MHz左右进行带通补偿,则带通延迟补偿。
机译:具有延迟耦合的数字锁相环的自组织同步理论与实验
机译:800 MHz-1.1 GHz 1.2 MW延迟锁定环,带有闭环占空比校正器