移动通信中高性能编码和高速的硬件实现

摘要

首先,我们介绍了在移动通信中广泛使用的卷积码,包括卷积码的基本概念,卷积码的网格图描述,卷积码的距离特性,不同构造的卷积码的比较,卷积码的最大似然译码算法—Viterbi译码算法的基本原理等.然后,详尽说明了在Xilinx Virtex Ⅱ XC2V1500芯片上如何实现遵循3GPP协议规定的Viterbi译码器的过程.Viterbi译码器的总体结构是由译码芯片,I/O端口,测试端口,电源模块和配置模块组成.而译码芯片是由以下几个模块组成:缓冲器、译码电路、CRC校验及输出缓冲,加比选运算是译码电路中最关键的状态,该状态重复次数最多,占用时间最长,设计的好坏直接影响译码器的性能.为了提高译码器的速度,我们选择了双蝶型结构,并对存储状态度量和幸存路径的存储器进行物理分割.另一方面,我们还探讨了纠错能力较强的串行级联码,SISO模块是串行级联码迭代译器码的核心部分,该文详细介绍了SISO模块所用的LogMAP算法,分析了不同成员码构造的串行级联码的译码性能,给出了串行级联码对应不同迭代次数的误码率性能仿真曲线,并且在和并行级联码在译码性能上进行比较的基础上说明了串行级联码的优越性.

目录

文摘

英文文摘

第一章绪论

1.1移动通信中的信道编码

1.2论文结构简介

第二章信道编码基础

2.1数字通信系统模型

2.1.1信源与信道

2.1.2信道编码

2.2信道编码中的有关基本概念

2.2.1信道

2.2.2错误概率的计算

2.2.3距离在编码中的作用

2.2.4误码曲线

小结

第三章卷积码和Viterbi译码算法

3.1卷积码的基本概念

3.2卷积码的描述

3.2.1卷积码的状态图描述

3.2.2卷积码的网格图描述

3.3卷积码的距离特性

3.4三种类型的卷积码的比较

3.5最大似然译码

3.6 VITERBI译码算法的基本原理

3.7软判决译码

小结

第四章串行级联码

4.1回顾

4.1.1两种基本编码及其译码方法

4.1.2随机编码

4.1.3突发错误和交织

4.2串行级联码的研究

4.2.1级联码简介

4.2.2级联码的编码与译码网络

4.2.3迭代译码次数对串行级联码的误码率性能的影响

4.2.4串行级联卷积码的交织增益和构造理论

4.2.5串行级联码(SCCC)和并行级联码(PCCC)的性能比较

小结

第五章VITERBI译码器的硬件实现

5.1 FPGA及其设计流程简介

5.1.1 ASIC/CPLD/FPGA

5.1.2利用Verilog开发FPGA的设计流程

5.2 VITERBI译码器的硬件实现

5.2.1卷积码编码器的参数说明

5.2.2译码器实现总体说明

5.2.3译码芯片

5.3译码芯片子模块

5.3.1缓冲器

5.3.2译码电路

5.3.3 CRC校验及输出缓冲模块

5.3.4参数说明

5.3.5配置模块

5.3.6电源模块

5.4测试方案说明

小结

附录1

附录2

致谢

参考文献