数字视频传输信道编解码的算法研究与硬件实现

摘要

随着数字化进程的不断加快，人们对于数字视频和数字图像的需求越来越大，数字电视广播和手机电视发展迅速，对视频的实时性和图像质量提出了更高的要求。然而在数据传输的过程中，由于信道传输特性不理想和加性噪声的影响，不可避免地会产生误码，造成解码发生错误，从而导致图像质量的下降。因此，为了保障图像质量，尽可能地减小传输过程中产生的误码，就需要采用纠错编码(又称信道编码)的方式来实现通信。在数字视频广播系统(DVB)中，无论是卫星传输，电缆传输还是地面传输都采用了信道编码。 本文在深入研究DVB标准中的信道编解码关键技术的基础上；依照DVB-T标准技术要求，设计了一个数字视频传输的信道编解码系统并用硬件进行了实现。在该系统中，编解码器与信源端之间，设计了一个MPEG-2的视频传输接口异步串行接口(ASI)和同步并行接口(SPI)的双向转换模块，使本系统同时具有SPI处理简单，扩展性强以及ASI连线少，便于长距离传输的两种接口特点；与信道端接口采用了数字网络接口G703建议，具有G703接口功能和特性的数据通信设备可以直接与数字通信设备连接，这使得应用时对于信道的选择具有较大的灵活性。 在深入理解RS编解码算法，卷积交织/解交织原理，卷积编码/Viterbi译码算法原理的基础上，本文给出了整个信道的设计方案，并利用Xilinx公司的SpartanⅢ系列XC3S2000芯片完成方案的硬件实现。在RS编码之前，设计了速率控制模块，解决了输入输出速率的匹配，从而满足G703对于数据速率的特殊要求。在RS解码过程中引入了流水线机制，从而很大程度上提高了解码效率。交织/解交织部分采用了RAM分区循环法，利用对RAM读写地址的控制实现卷积交织的操作，这种方法控制电路简单，实现速度比较快，代价小。Viterbi译码器采用截尾译码，在几乎不影响译码准确度的基础上大大提高了解码效率。

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第一章绪论

1.1课题背景

1.2差错控制技术

1.2.1信道编码理论及其发展

1.2.2交织技术的应用

1.3硬件平台以及设计流程

1.3.1 FPGA/CPLD概述

1.3.2 FPGA/CPLD设计流程

1.4设计目标及论文结构

第二章系统设计与总体结构

2.1系统介绍及总体结构

2.1.1系统简介

2.1.2系统的硬件实现方案

2.1.3各模块实现功能简介

第三章信道平台核心编解码器的设计与实现

3.1 RS编解码算法与设计实现

3.1.1 RS编码算法

3.1.2 RS编码器设计实现

3.1.3 RS解码算法

3.1.4 RS解码器的设计实现

3.2卷积交织原理与设计

3.2.1卷积交织的原理与设计方法

3.2.2交织解交织的硬件实现

3.3卷积编码与VITERBI译码

3.3.1卷积编码的原理

3.3.2卷积编码的设计实现

3.3.3 Viterbi译码算法

3.3.4 VITERBI译码器设计与实现

3.4细节模块的设计和实现

3.4.1速率控制模块

3.4.2包同步的捕获与跟踪

第四章信道平台外围接口的设计与实现

4.1 ASI和SPI双向转换模块

4.1.1接口转换背景

4.1.2 SPI转ASI模块

4.1.3 ASI转SPI模块

4.2 NRZ码和HDB3码双向转换模块

4.2.1 G.703通信接口

4.2.2 NRZ码和HDB3码

4.2.3转换模块总体设计

4.2.4 NRZ码转HDB3码

4.2.5 HDB3码转NRZ码

4.2.6转换模块在系统中的仿真验证

第五章总结与展望

参考文献

致谢

作者攻读学位期间发表的学位论文