低密度奇偶校验码构造、并行级联与译码器设计的研究

摘要

低密度奇偶校验(LOW-density Parity-check，LDPC)码是一种具有逼近Shannon限性能的优秀纠错编码，在无线通信、卫星通信、数字广播和磁盘存储等诸多领域得到了广泛地应用。本论文探讨了LDPC码在后3代(B3G)移动通信系统和基于通信的列车控制(CBTC)系统中的应用，针对B3G和CBTC系统在差错平底、编译码复杂度及硬件复杂度等方面提出的要求，对LDPC码的构造、并行级联与译码器设计进行了研究。 第三章提出了两种低差错平底LDPC码构造法，即基于环多项式的渐进边增长(PEGP)构造法和基于加权环多项式的渐进边增长(PEGWP)构造法。PEGP构造法不仅实现了较大的围长，而且减少了短环的数量；PEGWP构造法还尽可能地避免短环通过节点度较低的比特节点。仿真结果表明，PEGP和PEGWP构造法明显地改善了码字的性能，降低了差错平底。 第四章提出了快速编码LDPC码的构造方法，直接构造具有近似下三角校验矩阵的LDPC码。该码不仅具有线性编码复杂度，且编码前无需进行行列重排，而译码性能则几乎没有恶化。 第五章提出了一种新的级联码——并行交织级联LDPC(PIC-LDPC)码。PIC-LDPC码将长码字的译码分解为若干个短码字的译码，利用交织器实现了各短码字之间的信息交换，以较低的译码复杂度和存储器占用，实现了较好的性能。 第六章对LDPC和PIC-LDPC译码器的设计进行了研究。针对串行结构译码器译码速度较低的不足，提出了两种改进的译码时序设计方案，即基于更新群的时序设计方案和基于分散式校验的时序设计方案。两种改进设计方案不仅大幅度地提高了译码速度，而且改善了译码性能，使得采用低成本FPGA芯片实现中、高速译码成为现实。

目录

文摘

英文文摘

致谢

第一章绪论

1.1研究背景

1.2信道编码技术的发展与现状

1.2.1早期的信道编码研究

1.2.2 turbo码与LDPC码

1.3论文的章节内容与主要贡献

第二章LDPC码基础理论

2.1 LDPC码的图理论

2.2 LDPC码的译码

2.3 LDPC码性能分析

2.4本章小结

第三章低差错平底LDPC码的构造

3.1引言

3.2 PEG构造法

3.3 PEG码围长的理论边界

3.3.1围长的下边界

3.3.2围长的上边界

3.4 PEGP构造法

3.4.1父节点与子节点

3.4.2节点的环多项式

3.4.3 PEGP构造法

3.5 PEGWP构造法

3.6仿真结果

3.6.1 PEGP码性能仿真

3.6.2 PEGWP码性能仿真

3.7本章小结

第四章快速编码LDPC码的构造

4.1引言

4.2快速编码LDPC码的构造

4.3 g值的选取

4.4仿真结果

4.5本章小结

第五章并行交织级联LDPC码

5.1引言

5.2 PIC-LDPC码的编码

5.3 PIC-LDPC码的译码

5.4 PIC-LDPC码的构造

5.5交织器

5.6存储量分析

5.6.1 RAM存储量分析

5.6.2 ROM存储量分析

5.7仿真结果

5.7.1 AWGN信道仿真

5.7.2多径衰落信道仿真

5.7.3存储器占用比较

5.8本章小结

第六章LDPC和PIC-LDPC译码器设计与实现

6.1引言

6.2译码算法与量化方案

6.2.1译码算法的选择

6.2.2量化方案选择

6.3译码器的结构

6.3.1并行结构

6.3.2串行结构

6.4串行结构译码器时序设计

6.4.1传统译码时序设计方案

6.4.2基于更新群的时序设计方案

6.4.3基于分散式校验的时序设计方案

6.5多CFU和BFU串行结构译码器

6.6 PIC-LDPC译码器

6.7仿真与硬件综合结果

6.7.1 AWGN信道仿真

6.7.2多径衰落信道仿真

6.8 LDPC译码器硬件综合结果

6.9本章小结

第七章总结与展望

7.1论文已取得的研究成果

7.2下一步的研究工作

参考文献

攻读博士学位期间发表的论文和完成的工作

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