基于Nios Ⅱ的FPGA-CPU调试技术研究

摘要

本文研究了基于Nios Ⅱ的FPGA-CPU调试技术。论文研究了NiosⅡ嵌入式软核处理器的特性；实现了以Nios Ⅱ嵌入式处理器为核心的FPGA-CPU调试系统的软、硬件设计；对两种不同类型的FPGA-CPU进行了实际调试，对实验数据进行了分析。 在硬件方面，为了控制和检测FPGA-CPU，设计并实现了FPGA-CPU的控制电路、FPGA-CPU的内部通用寄存器组扫描电路、存储器电路等；完成了各种外围设备接口的设计；实现了调试系统的整体设计。 在软件方面，设计了调试监控软件，完成了对FPGA-CPU运行的控制和信号状态的监测。这些信号包括地址和数据总线以及各种寄存器的数据等；实现了多种模式下的FPGA-CPU调试支持单时钟调试、单步调试和软件断点多种调试模式。此外，设计了专用的编译软件，实现了基于不同指令系统的伪汇编程序编译，提高了调试效率。 本文作者在实现了FPGA-CPU调试系统基础上，对两种指令系统不同、结构迥异的FPGA-CPU进行实际调试。调试结果表明，这种基于IP核的可复用设计技术，能够在一个FPGA芯片内实现调试系统和FPGA-CPU的无缝连接，能够有效地调试FPGA-CPU。

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致谢

1引言

1.1微处理器设计及验证技术现状

1.2 FPGA-CPU调试技术

1.2.1 FPGA-CPU

1.2.2 FPGA-CPU调试技术

1.3本文研究内容

2基于Nios Ⅱ的CPU调试系统设计

2.1基于Nios Ⅱ的FPGA-CPU调试系统

2.1.1微处理器IP核

2.1.2Nios Ⅱ嵌入式微处理器

2.2基于Nios Ⅱ的FPGA-CPU调试系统软、硬件开发流程

2.3基于Nios Ⅱ的FPGA-CPU调试系统的功能和系统结构

2.3.1基于Nios Ⅱ的FPGA-CPU调试系统的功能

2.3.2基于Nios Ⅱ的CPU调试系统结构

2.4 FPGA-CPU的接口设计要求

2.4.1可测试性设计

2.4.2 FPGA-CPU的接口设计要求

3硬件设计

3.1硬件设计的功能和规划

3.1.1硬件设计要实现的功能

3.1.2器件选择和硬件系统组成规划

3.2硬件架构

3.2.1 Avalon总线

3.2.2Nios Ⅱ处理器的外围设备接口

3.2.3硬件系统架构框图

3.3 Avalon自定制接口模块的VHDL设计

3.3.1双端口存储器读写控制模块

3.3.2 3.3.2通用寄存器组扫描模块

3.3.3FPGA-CPU运行控制和扫描模块

3.4 SOPC系统的设计

3.4.1 Nios Ⅱ处理器系统

3.4.2 SOPC系统的设计实现

4软件设计

4.1基于Nios Ⅱ的系统软件开发环境

4.1.1 Nios Ⅱ集成开发环境(IDE)

4.1.2 HAL系统库

4.1.3基于HAL配置文件

4.2自定义伪汇编程序的编译

4.2.1规则文件语法

4.2.2伪汇编程序格式

4.2.3编译器

4.3 CPU调试系统软件的功能和系统规划

4.3.1软件系统的功能分析

4.3.2软件系统规划

4.4基于Nios Ⅱ的FPGA-CPU调试系统软件设计

4.4.1系统软件程序流程图

4.4.2自定义外设的结构声明和访问

4.4.3子程序设计

5 FPGA-CPU的调试

5.1调试对象为无流水串行CPU

5.1.1加载无流水串行CPU

5.1.2测试程序

5.1.3各种调试模式下测试程序的运行结果

5.2调试对象为五级流水CPU

5.3测试总结

6结论

参考文献

附录

作者简历