基于FPGA技术的HDLC帧收发器的设计与实现

摘要

HDLC是一种面向比特的链路控制规程,广泛用作数据链路层的控制协议。论文以“广州地铁一号线国产化改造”为背景,本设计在深入分析和研究HDLC协议和帧结构的基础上,进行了一种基于现场可编程门阵列(FPGA)为平台的HDLC协议帧收发器的设计。实现其原通信系统数据链路层的软硬件功能,并针对原通信系统的帧数据流时钟收发频率的性能进行了优化。
　　 为了实现串行HDLC帧的数据链路层传输功能,讨论采用分功能模块设计与实现的方法进行HDLC帧收发器功能划分,分别设计与实现了标志位生成与检测、插零与删零、FCS余项生成与校验等帧控制功能模块,并在FPGA内部实现各模块功能。通过添加寄存器的配置与软硬件强迫回零的状态机跳转相结合的默认模式,实现收发器各功能模块的连接与控制。
　　 采用VHDL硬件描述语言和Verilog HDL硬件描述语言在FPGA内部联合实现HDLC帧收发器的各功能模块和整体模块。本设计由QuartusⅡ8.0实现综合、编译以及布局布线和硬件下载,最后由Modelsim6.1+Altera平台完成功能后仿真。仿真正确后通过JTAG方式下载到开发板Cyclone中,通过示波器导出波形,确认本设计的正确实验,并对:HDLC链路控制规程功能、帧结构和FCS校验功能进行了后仿真实现。
　　 在设计完成HDLC协议帧收发器的基础上,为了保证其可靠性与通信的高效性。针对其数据流时钟频率的特点,基于状态机跳转方式,进行了实验对比研究与分析,最终得出了数据流时钟频率的通讯边界条件,在保证可靠性的基础上,提高了HDLC协议帧收发器的通信速率。本设计对车辆总线的国产化开发与实现有着一定的范例意义。

目录

文摘

英文文摘

致谢

1 绪论

1.1 课题背景

1.2 HDLC国内外研究现状

1.3 课题的目的及意义

1.4 本课题的主要工作

2 HDLC协议帧收发器的设计

2.1 HDLC协议帧收发器设计方案选择

2.1.1 FPGA的设计原则

2.1.2 HDLC协议帧收发器开发板的选择

2.2 HDLC协议帧收发器的总体设计及要求

2.2.1 HDLC协议收发器的组成

2.2.2 寄存器的配置

2.2.3 帧收发器的状态转移图跳转的优化

2.3 帧发送器的设计

2.3.1 帧发送器的主要功能

2.3.2 帧发送器的组成

2.4 帧接收器的设计

2.4.1 帧接收器的主要功能

2.4.2 帧接收器的组成

3 HDLC协议帧收发的软硬件实现

3.1 HDLC链路控制规程功能的后仿真实现

3.2 HDLC帧结构的后仿真实现

3.3 FCS校验功能与其后仿真实现

3.3.1 CRC工作原理

3.3.2 CRC模块仿真验证

3.4 Modelsim+Altera后仿真

3.5 HDLC帧收发器的实现

3.5.1 功能仿真结果

3.5.2 硬件测试结果

4 HDLC协议收发器的性能分析及优化

4.1 帧数据流时钟频率优化与分析实验

4.1.1 帧数据流延迟响应原理及分析

4.1.2 PLL模块的添加

4.1.3 帧数据流分频实验

4.2 “三段式”和“一段式”状态机的比较实验与仿真分析

4.3 FPGA系统设计中的应该注意问题

5 结论

参考文献

作者简历

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