倍频延迟锁定环的研究与设计

摘要

锁相技术在无线收发器、传输接口、微处理器等领域，有着广泛的应用。包括锁相环(Phase-Locked Loop)、串行/解串器(SerDes)、时钟与数据恢复(Clock and Data Recovery)电路在内的一系列电路的设计一直是国内外各高校、研究机构以及企业研究的热点。近年来，随着物联网技术以及半导体技术的快速发展，各种微处理器的运算能力越来越强，数字设备之间的数据交换速度越来越快，如何在提高速度的同时保障数据传输的可靠性，是一个值得研究的问题。在许多应用中，高速串行接口已经逐渐取代了传统的并行接口。在高速串行通信接口中常常使用锁相环来产生高频率的时钟信号，但锁相环本身的抖动积累问题增加了输出时钟上的抖动，限制了数据传输的速度。延迟锁定环(Delay-Locked Loop)具有比锁相环更好的抖动性能，因此在一些对时钟抖动性能要求更高的应用中，延迟锁定环通常是一个更好的选择，但因其无法像锁相环那样灵活地实现频率倍增的功能，它的应用受到了一定的限制。
　　本文在对锁相环、延迟锁定环这两种常见锁相电路进行分析与比较的基础上，介绍了一种将二者优势相结合的新型锁相技术——倍频延迟锁定环(Multiplying Delay-Locked Loop)，它克服了传统锁相环电路存在抖动积累的问题，同时保留了其能够灵活实现倍频的特性。随后，本文对一种倍频延迟锁定环电路的工作原理和结构进行了详细地分析，给出了0.18μm标准CMOS工艺下整体电路从原理图到版图的设计，所设计的倍频延迟锁定环的倍频比为7，可捕获的输入参考频率范围为25MHz到100MHz。
　　本文的最后，给出了电路的仿真结果。仿真结果表明，当工艺参数、电源电压、温度在一定范围内变化时，所设计的MDLL电路均能稳定工作。当输入100MHz的参考时钟信号时，输出时钟频率为700MHz，抖动的峰峰值小于26ps。

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致谢

摘要

1 引言

1．1 同步设计中的时钟偏斜与抖动

1．2 锁相技术在同步设计中的应用

1．2．1 锁相环

1．2．2 延迟锁定环

1．2．3 锁相环与延迟锁定环的性能比较

1．3 本文的结构

2 MDLL的基本原理及其结构

2．1 MDLL的基本原理

2．2 MDLL的整体结构

2．3 本章小结

3 MDLL子模块的设计

3．1 压控延迟线的设计

3．1．1 基本延时单元

3．1．2 压控延时线的整体电路结构

3．2 分频器和MUX选择逻辑的设计

3．2．1 分频器的设计

3．2．2 MUX选择逻辑的设计

3．3 鉴相器和电荷泵的设计

3．3．1 鉴相器中的死区

3．3．2 鉴相器的设计

3．3．3 电荷泵中的电流匹配

3．3．4 电荷泵的设计

3．4 缓冲器的设计

3．5 本章小结

4 MDLL的版图设计

4．1 匹配性

4．2 噪声

4．3 MDLL各模块的版图设计

4．4 本章小结

5 MDLL的整体仿真

6．1 总结

6．2 MDLL的应用前景

参考文献

作者简历

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