数字ASIC设计中的静态分析方法及其应用

摘要

随着集成电路设计技术和深亚微米工艺技术的高速发展以及电路设计规模的不断扩展,21世纪集成电路设计进入系统芯片(SOC)设计时代,在器件的特征尺寸降到深亚微米级的同时,器件的物理特性和电学特性也发生了很大的变化。器件本身固有延迟大大减小,而互连线所引起的延迟在整个单元延迟中所占的比例越来越大,因而时序不收敛以及验证耗时占整个设计周期的比例越来越大是深亚微米集成电路设计中最常见的问题。在逻辑设计和物理设计中,网表是设计的基本表现形式,若对每一步修改都通过仿真的形式来进行验证,不仅会造成设计周期的大大延长,同时对于出现的时序问题也难以准确定位进行查找和诊断分析,导致逻辑设计和物理设计循环不收敛,使设计进展缓慢,迭代次数增加。因此,在半导体工业中,静态时序分析和形式验证技术已经变成了后端设计中实现验证的一种主要手段。静态分析方法贯穿整个物理设计流程,以保证每一步实现在逻辑上与前期设计的一致性和时序上的收敛性。 本文对两种静态验证技术（形式验证和静态时序分析）的基本原理与应用进行了探讨和研究。前者是对设计进行功能的正确性校验,后者是对时序特性进行检查,以确定设计能否达到系统时序要求。针对深亚微米级ASIC设计,分析了在静态时序分析过程中所用到的时序模型、时序约束、可能遇到的主要时序问题以及如何分析设计结果是否已经达到时序的收敛等。同时,对形式验证技术的理论基础进行了介绍,分析了其发展情况。最后对一款应用于电力网远程控制的数模混合设计芯片RISE3401,进行静态时序分析与形式验证实践,对各时序指标分析结果表明设计达到时序签收标准,并通过设计各个阶段的形式验证保证了其逻辑上的一致性。 本文使用的工具平台为Synopsys公司基于ASIC逻辑设计和物理设计阶段的EDA工具系列,主要包括PrimeTime和Formality,分别用于时序分析和形式验证工作。

目录

文摘

英文文摘

声明

第1章绪论

1.1课题背景

1.1.1 EDA工程方法学的发展

1.1.2研究现状

1.2超大规模集成电路设计流程

1.3本课题来源及主要研究内容

1.3.1课题来源

1.3.2研究内容

1.4论文结构

第2章静态分析与验证方法

2.1 EDA工程中的验证方法

2.1.1仿真验证的基本原理和验证能力

2.1.2形式验证

2.2静态时序分析方法

2.2.1发展与应用概况

2.2.2基本功能与特点

2.3相关EDA工具

2.4本章小结

第3章静态时序分析

3.1时序模型

3.1.1标准单元门延时

3.1.2线负载模型

3.1.3互连线延迟模型

3.1.4 SDF文件解析

3.2静态时序分析原理

3.2.1时序路径

3.2.2延时的计算

3.2.3三种操作模式

3.3基本时序检查原理分析

3.3.1建立时间和保持时间

3.3.2复位信号的恢复与去除

3.3.3时钟信号的完整性检查

3.4伪路径与多周期路径

3.4.1伪路径

3.4.2多周期路径

3.5 时序约束

3.6本章小结

第4章形式验证技术

4.1概述

4.2形式验证理论基础

4.2.1等效性检验

4.2.2模型验证

4.2.3定理证明验证

4.2.4基于声明的形式验证

4.3 ASIC设计中的形式验证

4.3.1验证流程

4.3.2 Formality简介

4.4本章小结

第5章电力网控制芯片的时序分析

5.1电力网控制芯片介绍

5.2 RISE3401的时钟结构

5.3 时序分析准备工作

5.3.1 PrimeTtme时序分析流程

5.3.2输入文件和操作条件

5.3.3 时序约束

5.4 时序报告检查

5.4.1综合后的时序分析

5.4.2布局布线后的时序分析

5.5本章小结

第6章RISE3401的静态验证

6.1验证过程

6.1.1综合网表的验证

6.1.2 DFT网表的验证

6.1.3版图实现之后的网表验证

6.2结果分析

6.3本章小结

结论

参考文献

攻读硕士学位期间发表的学术论文

致谢