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表目录
第一章 绪论
1.1 课题的目的和意义
1.1.1 各种总线的比较
1.1.2 SpaceWke总线的应用情况
1.1.3 研究SpaceWire路由器IP核的意义
1.2 SpaceWire总线的国内外研究进展
1.2.1 国外研究进展
1.2.2 国内研究进展
1.3 课题的主要内容
1.4 论文章节安排
第二章 SpaceWire协议简介
2.1 物理层(Physical Leval)
2.2 信号层(Signal Leval)
2.3 字符层(Character Level)
2.4 交换层(Exchange Level)
2.5 数据包层(Packet Level)
2.6 网络层(Network Level)
第三章 SpaceWire路由器IP核设计方案
3.1 SpaceWire路由器IP核的需求分析
3.2 SpaceWire路由器IP核整体结构
3.3 SpaceWire路由器IP核模块划分
3.3.1 包头识别模块
3.3.2 路由表模块想
3.3.3 裁决模块
3.3.4 交换矩阵模块
3.3.5 对外并行口模块
3.3.6 内部配置口模块
3.4 各模块间接口时序
3.4.1 包头识别模块与SpaceWire CODEC及对外并行口模块之间的接口时序
3.4.2 包头识别模块与路由表模块之间的接口时序
3.4.3 包头识别模块与裁决模块之间的接口时序
3.4.4 包头识别模块与交换矩阵模块之间的接口时序
3.4.5 交换矩阵模块与SpaceWire CODEC或对外并行口模块之间的接口时序
3.4.6 内部配置口模块与其他模块的接口时序
3.5 时钟分配
3.6 FPGA选型
第四章 SpaceWire路由器IP核的实现
4.1.Actel FPGA设计流程
4.2 SpaceWire路由器IP各模块的编码实现
4.2.1 时钟管理模块的实现
4.2.2 包头识别模块的实现
4.2.3 路由表模块的实现
4.2.4 裁决模块的实现
4.2.5 交换矩阵模块的实现
4.2.6 对外并行口模块的实现
4.2.7 内部配置口模块的实现
4.3 综合
4.4 布局布线
4.4.1 资源利用情况
4.4.2 静态时序分析
第五章 测试电路的设计
5.1 SpaceWire路由器IP核测试电路设计方案
5.2 硬件没计
5.2.1 电源设计
5.2.2 时钟设计
5.2.3 LVDS接口设计
5.2.4 下载电路设计
5.3 软件设计
5.3.1 数据发送部分设计
5.3.2 数据接收部分设计
第六章 仿真和验证
6.1 仿真
6.1.1 testbench设计
6.1.2 单路数据包交换
6.1.3 多路地址不冲突的数据包交换
6.1.4 多路地址冲突的数据包交换
6.2 电路验证
第七章 总结与展望
7.1 总结
7.2 后续研究展望
[附录]SpaceWire接口终端的设计
1 工程背景
2 实现方法
3 设计验证
参考文献
硕士期间发表的论文
致谢