可重构众核流处理器体系结构关键技术研究

摘要

半导体工艺发展进入深亚微米工艺时代后，传统的多核处理器设计面临着功耗、线延迟和可扩展性等诸多问题，制约了传统多核结构处理器性能的提升。另一方面，应用程序运行时对资源的需求呈现差异性和阶段性的特征，固定粒度的处理器设计难以保证在程序运行全过程中资源分配的效率，势必造成资源需求与实际资源分配的不匹配问题。因此，设计一种既符合半导体工艺发展趋势，又能够满足应用程序资源需求阶段性特征的新型处理器结构显得迫在眉睫。
　　 本文从编程模型、重构模式、指令执行模型、指令集以及硬件微结构等方面较为系统地研究了可重构众核结构的相关技术问题，提出并验证了一种基于类数据流驱动模型的可重构众核流处理器结构。研究工作对目前商用流处理器的结构及编程模型进行分析，提炼出可重构众核流处理器的关键技术问题与趋势；在软件层面提出了支持可重构众核流处理器的流程序执行模型，包括流编程模型、重构模式、映射方案以及指令执行模型；在硬件层面提出了分片式的可重构众核流处理器TPA-S，并设计了与之配套的片上二级缓存结构。本文的主要研究内容与所取得研究成果可归纳为以下四个方面：
　　 1．研究了计算密集型应用及流处理模型的特征，提出了适合可重构众核流处理器的流程序执行模型。程序执行模型采用CUDA作为流编程模型，提出并分析了深度优先映射和广度优先映射两种程序映射方案，提出了基于同构物理核的逻辑处理器重构模式，设计了基于超块结构的类数据流驱动的指令执行模型和相应指令集DISC-S。
　　 2．研究了类数据流驱动执行的硬件架构，提出了支持DISC-S指令集的可重构众核流处理器TPA-S设计，实现了逻辑处理器的运行时可重构机制。TPA-S处理器采用了类数据流驱动的执行模型，片上集成了多个拥有独立计算和存储部件的细粒度同构物理核，物理核间采用基于路由节点的二维Mesh结构互连，以数据报文的形式实现不同物理核之间的数据传输，并以物理核为基础构造运算能力更强的粗粒度逻辑处理器。
　　 3．研究了不同硬件配置参数对TPA-S处理器性能的影响，对TPA-S处理器的设计空间进行探索，分析了影响程序在TPA-S处理器上执行性能的关键因素。本文选取了10个真实应用作为Benchmark，考察了TPA-S处理器的执行性能，并对物理核中计算部件和存储部件的配置以及物理核间的片上互连的带宽与延迟等参数对程序执行性能的影响进行了评估。
　　 4．研究并提出了TPA-S处理器上基于UCA架构和Mesh-SNUCA架构的片上二级缓存系统设计，评估了两种不同架构片上二级缓存的性能表现，探讨了基于Mesh-SNUCA架构的片上二级缓存重构机制。本文在TPA-S模拟器上利用真实应用对UCA架构和基Mesh-SNUCA架构的片上二级缓存系统进行性能评估，还探讨了Mesh-SNUCA架构上片上二级缓存结构的运行时重配置机制，通过在运行时动态修改片上二级缓存与物理核通信接口内部的地址映射表，可实现对片上二级缓存结构的重配置。
　　 本文的研究工作还获得了以下重要认识：(1)不同种类的应用程序对资源的需求差异明显，且同一个程序在执行的不同阶段对资源需求存在阶段性，利用可重构技术可适应这种差异性和阶段性；(2)流处理器可采用类数据流驱动的执行模型，通过超块级的数据流驱动来挖掘指令级并行性；(3)片上互连网络的性能是影响采用分片式设计的可重构众核结构性能的关键因素；
　　 本文提出了一种类数据流驱动的可重构众核流处理器TPA-S，并对其硬件结构、执行模型、编程环境及重构机制等方面的关键技术进行了研究，研究成果可供设计采用众核结构的高性能流处理器参考。

目录

声明

摘要

第1章 绪论

1．1 研究背景

1．1．1 众核流处理器是半导体工艺发展的必然产物

1．1．2 计算核粒度固定的局限性

1．2 可重构众核流处理器设计的关键技术问题

1．2．1 对应用中资源需求变化的响应能力

1．2．2 对流式应用的描述与映射

1．2．3 针对流应用特点的存储系统

1．3 论文研究目标和主要工作

1．4 论文结构

第2章 相关研究工作

2．1 面向计算密集型应用的流体系结构

2．1．1 流处理器Imagine及其衍生

2．1．2 分片式流处理器TPA—PD

2．1．3 CELL处理器

2．1．4 RAW和Tile64

2．1．5 NVIDIA GPU及CUDA编程模型

2．2 处理器片上可重构技术

2．2．1 Voltron

2．2．2 CoreFusion

2．2．3 TFlex

2．2．4 Forwardflow

2．3 可重构众核流处理器设计趋势总结

第3章 可重构众核流处理器的程序执行模型

3．1 流处理框架

3．1．1 流处理的基本思想

3．1．2 流体系结构模型

3．1．3 应用程序的流化：以块分组加密算法为例

3．2 流编程模型的选择

3．2．1 层次化的线程组织

3．2．2 层次化的存储模型

3．3 众核流处理器的重构模式

3．3．1 可重构众核流处理器的硬件基础

3．3．2 可重构众核流处理器的性能评价

3．4 流编程模型的映射方案

3．5 类数据流驱动的执行模型与指令集架构

3．5．1 基于超块结构的类数据流执行模型

3．5．2 类数据流驱动的指令集设计

3．6 编译支持

3．7 小结

第4章 TPA-S：一种可重构众核流处理器体系结构

4．1 引言

4．2 物理核微结构设计

4．2．1 计算单元

4．2．2 超块级激进执行部件

4．2．3 片上多级存储层次

4．2．4 计算核流水线设计

4．3 片上操作数网络

4．3．1 互连拓扑

4．3．2 路由节点设计

4．3．3 路由节点的流水线与时序设计

4．4 逻辑处理器重构机制

4．4．1 逻辑处理器构造与超块结构映射

4．4．2 分布式的执行控制

4．4．3 存储资源的重配置

4．4．4 逻辑处理器重构决策机制

4．5 小结

第5章 可重构众核流处理器性能评测

5．1 实验平台搭建

5．1．1 编译工具链与软硬件划分

5．1．2 TPA-S软件模拟器设计

5．1．3 Benchmark选取

5．2 TPA-S处理器性能评测

5．2．1 总体性能评价

5．2．2 物理核设计空间探索

5．2．3 存储层次设计空间探索

5．2．4 片上网络对程序执行性能的影响

5．2．5 逻辑处理器可重构性能分析

5．3 小结

第6章 可重构众核流处理器的片上二级缓存

6．1 引言

6．2 均匀一致的片上二级缓存设计

6．2．1 均匀一致的片上二级缓存硬件结构设计

6．2．2 均匀一致的片上二级缓存性能评估

6．3 静态非均匀一致的片上二级缓存设计

6．3．1 静态非均匀一致的片上二级缓存硬件结构设计

6．3．2 物理地址映射方式

6．3．3 片上互连结构

6．3．4 Cache事务的处理

6．3．5 静态非均匀一致的片上二级缓存性能评估

6．4 Mesh-SNUCA架构片上二级缓存的重构

6．5 小结

第7章 全文总结

7．1 研究工作和成果

7．2 主要创新

7．3 进一步的工作

参考文献

致谢

在读期间发表的学术论文与取得的研究成果

在读期间参与的科研项目