CMOS工艺下高性能低成本频率综合器研究与实现

摘要

频率综合器是集成电路中最重要的电路模块之一。它产生周期性的信号，用来给数字系统提供时钟信号，或是给无线、有线的收发机系统提供实现上下变频的本振信号。该周期性信号的精确与否，会影响甚至决定整个系统的性能，所以研究设计高性能的频率综合器是十分有必要的。
　　除了性能之外，设计的成本也同样应该被关注，因为在硅片上验证一个设计所消耗的时间和金钱成本都是相当多的。芯片实现的成本主要来自于所占用的面积，然而对于最为常见的PLL频率综合器，设计者们通常却会采用极占面积的LC振荡器作为频率产生单元，而非面积成本较低的环形振荡器。究其原因，主要是环形振荡器与LC振荡器巨大的性能差距所致——环形振荡器需要消耗近百倍的功耗才能达到产生相同频率的LC振荡器的性能。巨大的性能差异使得LC振荡器中的电感成为了高性能频率综合器的唯一选择，也成为了实现无电感收发机系统的最后一个障碍。
　　本论文的主要目标就是解决上述问题，即在不使用电感的前提下实现高性能频率综合器的设计。本论文的主要工作从设计一个谐波注入锁定环形振荡器开始，当工作在600MHz时，这个设计在100kHz和1MHz频偏处的相位噪声分别为-120dBc/Hz和-130dBc/Hz，达到甚至超越了基于LC振荡器的类似结构的噪声性能。优越的相位噪声性能主要来自于注入锁定技术的应用，因为它极大的扩展了等效滤波带宽从而更多的抑制了振荡器的噪声。增大滤波带宽的方法也是本论文在使用环形振荡器情况下达到优秀噪声性能的主要思路。
　　对于产生时钟信号的频率综合器，系统对它的抖动性能以及输出频率调谐精度的要求一般都不会很苛刻。基于这个考量本论文实现了一个具有宽频率输出范围的、可简单复用的时钟产生电路的IP核。在CMOS180nm工艺实现的IP核只占用了0.078mm2的芯片面积，可以输出50至600MHz的不同频率时钟，同时保持系统本身的稳定、输出的低抖动以及50％占空比。这个IP核一定程度上避免了为不同频率的应用定制化设计一个时钟产生电路的需求。
　　在产生本振信号的频率综合器中，通常人们会采用△∑调制器以实现输出的精细可调。但是△∑调制器所引入的量化噪声会限制我们选取大的环路滤波带宽，与前述的基本思想不符。更重要的是，近年来能实现高滤波带宽的先进频率综合器结构，如亚采样PLL、注入锁定PLL和倍乘DLL等，在本质上都只能工作在整数模式。本论文提出了一种在参考源路径上引入相位循环式的倍频DTC的结构来解决上述的两个问题。与常规DTC设计不同，相位循环式的操作使得所提出DTC的增益和范围都无需校准，且由于使△∑调制器工作在高频，该DTC的量化噪声问题也得到了缓解。测试结果显示，所设计的DTC的带内相位噪声可以达到-120dBc/Hz，并且可以从390MHz以0.3kHz的步长变化至640MHz，量化噪声在20MHz频偏以上才有所体现。整个设计消耗的芯片面积为0.257mm2，功耗为6.3mW。将该DTC理解为一个高频的可调振荡器，它将设计高性能频率综合器这一任务简化为了设计一个常规的整数型PLL;而这个整数型PLL的理论带宽上限高达20MHz，足以抑制环形振荡器较差的相位噪声，实现了高性能低成本的设计目标。

目录

声明

摘要

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表格目录

第1章 绪论

1．1 背景介绍

1．2 PLL频率综合器基本结构概述

1．3 高性能频率综合器概述

1．4 论文的研究目标

1．5 论文的组织结构

第2章 频率综合器基础分析

2．1 锁相环基础

2．1．1 PLL的定义

2．1．2 PLL基本模块及线性模型概述

2．1．3 PLL的稳定性分析

2．1．4 PLL噪声分析

2．2 小数PLL分析

2．2．1 整数PLL的限制与突破

2．2．2 基于ΣΔ调制器的小数PLL

2．2．3 量化噪声的抑制

2．3 全数字PLL分析

2．3．1 时间数字转换器

2．3．2 数字控制振荡器

2．3．3 常见的数字PLL结构简介

2．4 小结

第3章 高性能低成本频率综合器设计考量与初探

3．1 基于传统结构PLL的高性能设计分析

3．1．1 高性能电荷泵设计

3．1．2 带外噪声考量

3．2 高性能频率综合器结构分析

3．2．1 亚采样PLL

3．2．2 谐波注入锁定PLL

3．3 低成本频率综合器设计分析

3．3．1 环路滤波电容的减小

3．3．2 基于环形振荡器的设计考量

3．4 低噪声谐波注入锁定数控环形振荡器设计

3．4．1 倍频环节结构选取

3．4．2 低噪声谐波注入锁定振荡器设计考量

3．4．3 低噪声谐波注入数控环形振荡器电路设计

3．4．4 测试结果

3．4．5 性能分析

3．5 小结

第4章 CMOS 180 nm工艺下时钟产生电路IP设计

4．1 背景介绍

4．2 CMOS 180 nm工艺下时钟产生电路IP系统架构选取

4．2．1 传统PLL和自偏置PLL

4．2．2 全数字PLL

4．2．3 倍乘型DLL和谐波注入锁定振荡器

4．3 电容倍乘型自偏置PLL

4．4 时钟产生IP的电路设计

4．5 时钟产生电路P测试结果

4．6 小结

第5章 基于相位循环的倍频数字时间转换器及其应用

5．1 背景介绍

5．1．1 设计难点一

5．1．2 设计难点二

5．2 基于DTC的fractional-N PLL

5．2．1 基于DTC的频率调谐

5．2．2 基本结构DTC设计考量

5．2．3 基于DTC的state-of-the-art PLL设计和限制

5．3 相位循环式的DTC

5．3．1 基于DLL的DTC结构

5．3．2 基于ILRO的倍频DTC结构

5．3．3 基于相位循环式倍频的DTC的fractional-N PLL噪声分析

5．4 相位循环式倍频DTC的电路设计

5．4．1 基于tri-state inverter的MUX设计

5．4．2 基于类似流水线结构的高频ΣΔ调制器

5．4．3 控制逻辑电路

5．4．4 基于数控延迟单元的低功耗毛刺移除(Deglitching)电路

5．5 相位循环式倍频DTC的测试结果

5．6 应用讨论

5．7 小结

第6章 总结与展望

6．1 总结

6．2 论文的主要贡献

6．3 未来工作展望

参考文献

致谢

攻读博士期间主要成果