空间耦合LDPC码的构造研究与译码实现

摘要

低密度奇偶校验（Low Density Parity Check，LDPC）码是一种接近于香农限的好码，其校验矩阵的稀疏特性使得编译码的硬件实现复杂度较低。空间耦合LDPC（Spatially Coupled LDPC,SC-LDPC）码是一种具有特殊结构的LDPC码，SC-LDPC码不仅具有LDPC码的稀疏特性还具有卷积码的关联约束特性，这使得SC-LDPC码在BEC信道下具有优异的译码性能。目前，SC-LDPC码已受到相关学者的广泛关注与研究，在多种通信场景中具有丰富的应用价值，如移动磁盘存储、中继通信、数字视频广播通信和移动通信等。　　论文重点研究SC-LDPC码的构造方式与译码算法，提出了一种抗突发擦除错误性能优异的码字构造方式，同时提出了一种低时延的译码方案，最后对改进结构的SC-LDPC码的译码器硬件方案进行设计实现。主要的研究内容如下：　　（1）研究了SC-LDPC码的构造方式及SC-LDPC码的滑动窗译码算法，介绍了常规的译码算法并对滑动窗译码算法进行分析。　　（2）针对突发擦除信道下SC-LDPC码的构造问题，提出了一种分裂非对称（Split asymmetry，SA）结构的SC-LDPC码构造方式。所设计的码字结构在一般非对称结构的基础上对SC-LDPC码耦合链进行等长度分段，然后对分段内的耦合单元进行对角带分裂。SA结构可以支持低复杂度低时延的滑动窗译码，同时又提高了码字的抗突发擦除能力。对于SA结构，给出了三种具体的实现形式，通过密度演进方式从理论上证明了SA结构的SC-LDPC码相对于一般非对称结构更优异的抗突发擦除性能。性能仿真结果表明SA结构能有效提高SC-LDPC码的抗突发擦除性能。　　（3）针对SC-LDPC码译码时延较长的问题，提出了分层滑动窗译码（LayerSlide WindowDecoding，LSWD）算法。该算法利用SC-LDPC码子码码块的准循环特性和滑动窗内校验矩阵的层次结构，通过在滑动窗内对校验矩阵进行分层处理，优化层与层之间的消息传递，从而加快窗内译码的收敛速度，减少译码迭代次数。仿真和分析结果表明：在相同的信噪比条件和相同的误码性能要求下，LSWD算法所需的迭代次数明显少于滑动窗译码算法，从而有效缩短全局译码时延；在相同译码迭代次数下，LSWD算法的译码性能优于滑动窗译码算法，而其计算复杂度增加不大。　　（4）针对分裂非对称结构的SC-LDPC码设计了一种基于LSWD算法的硬件译码器，同时给出了循环移位、校验节点更新、变量节点更新和数据存储等功能模块的详细设计。经过硬件测试与软件仿真结果对比可知，文中设计的SC-LDPC码分层译码器具有优异的译码性能和较高的译码数据吞吐率。

目录

1 绪论

1.1研究背景与意义

1.2 SC-LDPC码的研究现状

1.3 论文的主要内容及结构

2 SC-LDPC 码基本理论

2.1 LDPC码的基本概念

2.1.1 LDPC码定义

2.1.2 Tanner图表示

2.1.3 准循环 LDPC

2.2 SC-LDPC码

2.2.1原模图构造

2.2.2 SC-LDPC码一般编码方式

2.2.3 SC-LDPC码编码尾比特处理

2.3 LDPC码译码算法

2.3.1 实数域 BP译码算法

2.3.2 LLR-BP译码算法

2.3.3 最小和译码算法

2.4 本章小节

3 抗突发擦除SC-LDPC 码构造与分析

3.1 突发错误信道

3.2 非对称结构 SC-LDPC码构造

3.3.1对角带分裂思想

3.3.2分裂非对称结构

3.4 DE理论性能分析

3.5 SC-LDPC码多种构造方式仿真对比

3.6 本章小节

4 SC-LDPC 码译码算法研究与仿真分析

4.1 滑动窗译码算法

4.2 分层结构的的滑动窗译码算法

4.3 译码性能分析

4.4 本章小结

5 SC-LDPC 码译码器设计与FPGA实现

5.1 传统译码器 FPGA实现结构

5.1.1 串行译码器

5.1.2 全并行译码器结构

5.1.3 部分并行译码器结构

5.2 LSWD算法分层译码器实现结构

5.2.1 信息存储模块

5.2.2 数据选择模块

5.2.3 移位模块

5.2.4 减法器模块

5.2.5 CPN模块

5.2.6 VPN模块

5.2.7 控制模块

5.3.1 硬件平台与开发环境

5.3.2 资源消耗与性能测试

5.4 本章小节

6 总结与展望

6.1 总结

6.2 后续研究与展望

参考文献

附录

A. 作者在攻读学位期间发表的论文目录

B. 作者在攻读学位期间取得的科研成果目录

C. 学位论文数据集

致 谢