系统芯片SoC测试数据压缩方法研究

摘要

微电子技术的迅速发展促进了系统芯片(SoC)的出现，并由此将集成电路带入了一个新的发展时期。由于SoC采用的是以复用IP芯核为主的设计技术，因而既能加快开发进度，又能提高系统整体性能。但随着SoC集成IP核数目的增多，功能越来越复杂，SoC的测试数据量也随之急剧增加，其测试访问也变得更加困难，进而也就为SoC的测试带来了更大的挑战。对此，本论文围绕SoC测试数据压缩问题展开了研究。 编码压缩技术作为测试数据压缩方法的一个重要分支，已被广泛采用。本文分析了一些典型的编码技术，虽然压缩效率比较高，但存在解压非常复杂的问题。针对这个问题，本文提出了变长一定长的距离标记编码压缩方法，这种方法不仅数据压缩效率高，而且通讯协议简单，解压电路硬件开销小。 本文提出的距离标记压缩方法，首先根据测试集无关位较多的特点，采用多扫描链相容压缩预处理测试数据，实现多扫描链测试数据的共享。对应多扫描链相容压缩的解压硬件成本极小，只需一组扇出线，但它所获得的测试数据压缩率却很可观。 测试向量的生成算法决定了测试集具有相邻向量之间不同数值位较少的特征，采用基于差分向量的编码压缩方法可以达到较高的数据压缩率。因此使用基于差分向量的距离标记法编码预处理后的测试数据，可以进一步提高数据压缩率。该方法比其他类似的编码方法最大的优势是它的码字是定长的，这就大大降低了解码的复杂性。 此外，本文也探讨了多核并行测试问题，提出了直接合并测试集的方法。先采用多扫描链相容压缩预处理总测试集，接着使用改进的距离标记法压缩测试数据。测试应用时总线广播测试数据到各个被测芯核，从而实现多核的并行测试。与其他相似的多核并行测试机制相比，本文提出的并行测试方案具有压缩效率高，解压易实现的突出优点。

目录

文摘

英文文摘

论文说明：插图清单、表格清单

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致谢

第一章绪论

第二章测试方法及测试数据压缩

第三章单核测试

第四章多核并行测试

第五章实验结果分析

第六章结束语

参考文献

研究生期间撰写的论文

附件