系统芯片SOC的逻辑BIST研究

摘要

随着芯片规模和工作频率迅速增长，尤其是系统芯片SOC的出现，由于嵌入了各种芯核(core)，使得测试数据上升，而被测试芯核又难以进入，结果导致测试费用大量增加，并且传统的离线测试越来越不适应IC的发展。因此，近年来BIST以其无可比拟的优越性而成为解决SOC测试问题的研究热点。 在SOC芯片测试中，人们将越来越多的时间和精力投入到测试数据压缩、缩短测试时间和降低功耗三个方面。而且这三个方面往往相互影响，有时甚至是相互依赖或相互矛盾，使得测试时需要在这三者之间进行均衡。 为了利用有限的测试资源满足SOC测试，优化测试资源已成为必要。本文通过对现有SOC逻辑BIST方案及SOC测试特点的充分研究，就单核测试、多核测试及低功耗测试提出了一系列新的、有效的测试方案。本文的主要工作如下：针对单核测试问题，本文提出一种控制折叠计数状态转移的BIST方案。该方案是在基于折叠计数器的基础上，采用LFSR编码折叠计数器种子，并通过选定的存储折叠距离来控制确定的测试模式生成，使得产生的测试模式集与原测试集相等。既很好的解决了测试数据的压缩，又避免了重叠、冗余测试模式的产生。实验结果证明，本文建议的方案不仅具有较高的测试数据压缩率，而且能够非常有效地减少测试应用时间，平均测试应用时间仅仅是类似方案的4％。 针对低功耗测试问题，本文提出一种新的低功耗混合BIST方案。该方案是在上面方案的基础上，为了有效降低SOC测试功耗而采取了提高输入测试向量之间的相关性、并并行加载等手段优化播种，使得测试向量间输入跳变大幅度降低，从而达到有效降测试功耗的目的。实验结果显示：本方案的平均输入跳变仅为类似方案的2.7％。 针对多核测试问题，本文提出一种基于总线的SOC多核测试方案。该方案对SOC芯片中多核测试数据统一压缩与解压；并在基于总线的基础上，各被测芯核共用同一扫描链输入测试向量。该方案既实现了多个芯核(core)的并行测试，缩短了测试时间，又降低了用于测试的硬件开销。实验证明该方案具有很高的压缩率，平均压缩率在94％以上，是一种非常好的SOC芯片多核测试方案。

目录

文摘

英文文摘

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致谢

第一章绪论

第二章内建自测试的研究

第三章系统芯片SOC单核测试的研究

第四章逻辑BIST中低功耗测试的研究

第五章系统芯片SOC多核测试的研究

第六章总结与展望

参考文献

附录：