面向多核架构的浮点协处理器设计技术研究

摘要

相对单处理器系统而言,多核系统芯片具有低功耗、高并行度等优势,从而保证了芯片性能的持续增长。但是随着系统设计规模持续增长,仿真验证会出现效率低和精度小等问题,需要效率更高、精度更好的建模方式；此外,现有的多核SoC中使用的通用处理器大都在软件控制方面有优势,对一些实时性、高密度计算类应用而言,存在一定局限性。因此,本文在已有多核体系结构的基础上,研究基于C语言的系统级设计方法及高性能浮点协处理器设计技术,研究面向多核架构的浮点协处理器软硬件协同验证方法。
　　 本文的主要工作与贡献如下:
　　 1、为了加快验证的效率和提高仿真精度,实现结果比较和验证,本文建立了基于C语言的浮点协处理器存储精确型模型,并完成浮点协处理器系统级仿真测试。实验结果表明系统级仿真模型提高了约九百倍的仿真速度,仿真结果可以精确到六位有效数字。
　　 2、使用“ARM处理器+协处理器”的运算结构,完成一款高性能浮点协处理器及其指令集设计:针对高精度浮点运算需要,完成定制功能浮点指令的指令集设计,给出具有通用性功能的浮点指令；设置批处理运算模式以加速向量类运算,该模式针对同种类型运算的全流水操作,大大提高了运算效率。实验结果表明浮点协处理器在FPGA平台上最大工作频率为200Mhz,计算结果可以五位有效数字。
　　 3、提出一种便于多核并行化软件编程的单指令多数据流协处理器运算单元结构,可并行处理复数的实部和虚部；可实现DMA数据搬运、浮点数据运算与定点数据运算并发执行。实验结果表明多核系统的加速比为3.35。

目录

文摘

英文文摘

致谢

插图清单

表格清单

第一章 绪论

1.1 研究背景与意义

1.2 研究现状及发展动态

1.2.1 协处理器相关工作

1.2.2 浮点协处理器相关工作及论文设计思想

1.3 课题来源

1.4 论文结构

第二章 多核系统结构及浮点协处理器的架构

2.1 多核原型系统结构

2.2 片上通讯网络

2.2.1 路由器结构

2.2.2 包格式

2.2.3 路由算法

2.3 网络路由接口

2.4 基于ARM处理器的单核SoC

2.4.1 ARM处理器

2.4.2 协处理器接口

2.5 浮点协处理器系统

2.5.1 浮点协处理器硬件系统结构

2.5.2 浮点协处理器软件设计考虑

2.6 簇内存储空间划分

2.7 小结

第三章 浮点协处理器系统级设计

3.1 概述

3.2 多核硬件系统级设计方案

3.3 浮点协处理器系统级建模

3.4 浮点协处理器系统级仿真

3.5 小结

第四章 浮点协处理器RTL级设计

4.1 浮点协处理器系统简述

4.2 IEEE754-2008标准

4.2.1 基本概念

4.2.2 浮点数存储格式

4.2.3 浮点数舍入

4.2.4 浮点异常操作

4.2.5 特殊数和特殊运算

4.3 浮点协处理器的体系结构

4.3.1 控制单元

4.3.2 数值执行单元

4.3.3 浮点协处理器寄存器组

4.4 浮点协处理器的指令系统

4.4.1 协处理器指令编码格式

4.4.2 浮点协处理器指令集

4.4.3 浮点协处理器指令类型

4.4.4 浮点协处理器指令格式

4.5 流水线技术

4.6 小结

第五章 浮点协处理器仿真验证及FPGA实现

5.1 本文的验证流程

5.2 测试平台与计划

5.2.1 测试平台

5.2.2 测试计划和方法

5.3 浮点协处理器指令集功能测试

5.3.1 数据传输指令的测试

5.3.2 基本单精度浮点运算指令的测试

5.3.3 浮点比较运算指令测试

5.3.4 存储器访问指令测试

5.3.5 单精度浮点数与整数型数据互换指令测试

5.3.6 其他指令测试

5.4 浮点协处理器FPGA验证

5.5 小结

第六章 总结与展望

6.1 论文的主要工作和创新点

6.2 浮点协处理器后续研究展望

参考文献

攻读硕士学位期间发表的论文