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3．2．3 ImageNet
第4章基于NOR Flash的混合精度神经网络加速器架构
4．1顶层架构设计
徐瑞;
中国科学技术大学;
机译：DW-AES：基于非易失性存储器的基于墙壁纳米线的AES，可实现高吞吐量和高能效的数据加密
机译：基于改进区块技术的高吞吐量繁殖数据存储架构
机译：高kappa $电介质和金属栅极在基于全栅Si-Nanowire的架构上的集成，用于高速非易失性电荷陷阱存储器
机译：用于卷积网络的高能效基于存储器的高吞吐量VLSI架构
机译：基于浮栅存储器的混合信号神经计算
机译：基于Ag / GeSx / Pt的互补电阻开关用于混合CMOS /纳米电子逻辑和存储器架构
机译：基于高吞吐量存储器的DHT架构，使用新的卷积公式
机译：数据测试和评估神经网络架构的性能，用于地震信号识别，神经计算的地震相识别。第2卷
机译：用于神经计算机的神经计算机并行网络输入求和架构
机译：WANIP骨干网已经浓缩了具有高核心能效的架构
机译：用于神经计算的基于锂化合物的固态存储器
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