纳米尺度下集成电路的抗辐射加固技术研究

摘要

集成电路工艺发展到了纳米时代,电源电压和器件尺寸随之不断减小,电路节点电容也不断减少,所以节点存储的电荷急剧下降,因此CMOS电路愈发容易受到辐射效应引起的软错误影响。当高能粒子轰击电路的敏感节点时,所带电荷被敏感节点收集,如果节点的逻辑状态发生了改变,称为单粒子翻转。集成电路工艺不断缩减,晶体管尺寸不断下降,芯片的集成度迅速上升,导致晶体管间的距离随之减小。高能粒子轰击电路产生的电荷可能被两个节点收集,导致两个节点逻辑状态同时发生改变,称为单粒子双点翻转。相关研究表明,当集成电路的特征尺寸进入90nm以后,电荷共享导致的双点翻转已经成为严重问题。因此,设计抗单粒子双点翻转的集成电路成为迫切需要解决的问题。
　　随着纳米工艺尺寸的不断缩减,电荷共享导致的软错误对集成电路的影响愈发严重。本文针对纳米工艺下集成电路的软错误问题,以降低单点翻转和双点翻转引起的软错误为目的,在分析和总结前人加固方案的基础上,提出了两种加固方案:(1)能够部分容忍双点翻转的加固锁存器(TMR-2D1R);(2)能够完全容忍双点翻转的加固锁存器(TMR-1D2R)。
　　TMR-2D1R锁存器由一个RHM单元、两个D-latch单元和一个多数表决器组成。该锁存器采用了三模冗余容错技术,它能够完全容忍单点翻转,并且部分容忍双点翻转。利用RHM单元良好的单点自恢复能力,TMR-2D1R锁存器能够部分容忍双点翻转,当D-latch和RHM中各有一点发生翻转时,输出的逻辑值仍为正确的。和传统的可以容忍单点翻转的加固锁存器相比,TMR-2D1R不仅能够完全容忍单点翻转,而且能够部分容忍双点翻转,提高了容错性能。
　　TMR-1D2R锁存器由两个RHM单元、一个D-latch单元和一个多数表决器组成。该锁存器同样采用了三模冗余容错技术,它不仅能够完全容忍单点翻转,而且能够完全容忍双点翻转。传统的三模冗余锁存器能够完全容忍单点翻转,但不能容忍双点翻转,利用RHM单元良好的单点自恢复能力,将传统的三模冗余锁存器优化成混合的形式,使其能够容忍双点翻转,有效提高锁存器的容错性能。与相关容忍双点翻转的加固锁存器进行比较的结果表明,TMR-1D2R锁存器在延迟、功耗、面积和加固性能等方面取得了较好的折中。

目录

声明

致谢

摘要

第1章 绪论

1．1 研究课题的背景及意义

1．2 国内外研究现状

1．2．1 电荷共享效应的研究

1．2．2 研究现状

1．3 本文的研究内容和组织结构

1．3．1 研究内容

1．3．2 组织结构

第2章 单粒子效应的基础知识

2．1 辐射环境

2．1．1 空间辐射环境

2．1．2 大气辐射环境

2．1．3 地面辐射环境

2．2 辐射效应

2．2．1 单粒子效应

2．2．2 单粒子翻转和单粒子瞬态

2．2．3 电荷收集机理

2．3 单粒子效应的建模

2．3．1 器件级建模

2．3．2 电路级建模

2．3．3 器件／电路混合建模

2．4 HSPICE仿真工具

2．5 本章小结

第3章 抗辐射加固锁存器方法概述

3．1 工艺级加固

3．2 系统级加固

3．3 电路级加固

3．3．1 标准静态锁存器

3．3．2 DICE

3．3．3 TMR锁存器

3．3．4 FERST锁存器

3．3．5 DNCS-SEU锁存器

3．3．6 DNCS-SEUTL锁存器

3．3．7 NTHLTCH锁存器

3．3．8 使用DICE结构加固的D触发器

3．3．9 STSRL锁存器

3．3．10 SINV锁存器

3．3．11 冗余矩阵锁存器

3．3．12 ISEHL锁存器

3．3．13 STHTI锁存器

3．4 本章小结

第4章 提出的双点翻转加固锁存器设计

4．1 三模冗余技术

4．2 加固锁存器组成模块

4．3 TMR-2D1R锁存器

4．3．1 电路结构和工作原理

4．3．2 容错原理

4．3．3 仿真验证

4．4 TMR-1D2R锁存器

4．4．1 电路结构和工作原理

4．4．2 容错原理

4．4．3 仿真验证

4．5 TMR-3R锁存器

4．5．1 电路结构和工作原理

4．5．2 容错原理

4．5．3 仿真验证

4．6 容错性能分析

4．6．1 容错能力分析比较

4．6．2 开销比较

4．7 本章小结

第5章 总结和展望

5．1 全文总结

5．2 研究工作展望

参考文献

攻读硕士学位期间的学术活动及成果情况