40GSPS数字示波器采样数据存储及传输模块设计

目录

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第一章 绪论

1.1 研究背景与意义

1.2 国内外研究现状

1.3 本文的主要贡献与创新

1.4 本文的结构安排

第二章 40GSPS系统方案与总体框架

2.1 TIADC 采样原理

2.2 高速串行数据通信原理概述

2.3 40GSPS 系统总体方案

2.4 本章小结

第三章 40GSPS系统采集数据同步存储的实现

3.1时钟网络资源分配

3.2.1 并行采集系统中的同步问题基础研究

3.2.2 单 ADC 同步复位方案研究

3.2.3 多 ADC 采集同步方案研究

3.2.4 多 FPGA 数据的同步存储方案研究

3.3 高速数据采集复位同步自校正的研究与实现

3.3.1 测试模式下单片 ADC 自校正方法研究与实现

3.3.2ADC 采样同步的自校正方法设计与实现

3.4 多 FPGA 数据同步存储自动校正的研究与实现

3.4.1 多 FPGA 阵列及其外围电路设计

3.4.2 多 FPGA 数据存储中的同步问题

3.4.3 多 FPGA 采样数据同步存储的自动校正方法

3.5本章小结

第四章 串行数据传输模块设计

4.1 基于 GTX 收发器的数据传输实现

4.1.1 GTX 收发器简述

4.1.2 GTX 收发器时钟设计

4.1.3 GT BANK 收发器外围电源设计

4.1.4 GTX 收发器的复位设计

4.1.5 基于 GTX 收发器的模块框架设计

4.2 基于 PCIE 核传输控制命令的硬件设计

4.2.1 PCIE 协议层次结构

4.2.2 PCIE 接口硬件电路设计

4.2.3 基于寄存级的控制命令传输实现

4.3 本章小结

第五章 系统测试与分析

5.1 硬件电路测试与分析

5.1.1 采样时钟测试与分析

5.1.2 驱动电路测试与分析

5.1.3 硬件电路调试与解决方法

5.2 同步测试与分析

5.2.1ADC 复位同步测试

5.2.2 BFUR 复位同步测试

5.2.3数据存储同步测试

5.3 串行通信测试

5.3.1 基于 GTX 板间传输验证

5.3.2 基于 PCIE 核控制命令传输验证

5.4 系统性能测试

5.4.1 系统最高实时采样率测试

5.4.2 系统有效位数和信噪比的测试

5.5 本章小结

第六章 总结与展望

致谢

参考文献

附 录