Display Port数字视频设计与研究

摘要

本论文属于DisplayPort数字视频传输接口解决方案的CMOS集成电路设计环节中的物理层逻辑部分，即整个系统的物理层数字集成电路设计部分。　　本论文阐述了DisplayPort数字视频传输原理，分析了数字电路系统架构，并对物理层数字电路实现进行深入研究，提出综合解决方案，结合先进的EDA工具，完成此方案的CMOS数字集成电路设计，最后对该电路的性能进行测试和验证，结果表明该电路达到预期要求。取得的主要成果包括：　　1.对主链路及辅助通道的物理层逻辑电路架构进行详细设计，为国内研究人员和数字电路设计工作者进行DisplayPort V1.2设计奠定良好的基础。　　2.采用动态时钟管理技术对DisplayPort接口系统进行控制，能有效降低DisplayPort接口集成电路中逻辑子块的功耗约32％，提高了逻辑电路效率。　　3.设计出符合DisplayPort V1.2传输的高速串行器及解串器，单通道工作频率为2.7GHz，数据传输率为每通道5.4Gbps，为高速稳定的串行传输提供了保证。　　4.采用先进的数字电路设计验证方法对电路进行验证，该验证方法适用性强、使用灵活、验证精度高，对我国研究人员及数字设计工作者进行精确的数字电路设计及系统设计具有很好的借鉴作用。

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第一章 绪论

1.1 课题背景与意义

1.1.1 产品需求

1.1.2 DisplayPort V1.2的技术指标

1.1.3 国内外概况及现实意义

1.2 论文主要内容及贡献

1.3 论文组织结构

第二章 物理层架构设计

2.1 DISPLAYPORT数字视频传输原理

2.2 DISPLAYPORT数字视频物理层架构设计

2.2.1 主链路物理层原理与架构设计

2.2.2 辅助通道物理层原理与架构设计

2.2.3 热插拔检测原理与架构设计

第三章 数字电路设计与优化

3.1 字符排序规则

3.1.1 位排序规则

3.1.2 字节排序规则

3.2 低功耗设计：时钟门控技术

3.2.1 时钟门控技术基础

3.2.2 基于寄存器的时钟门控

3.2.3 模块级时钟门控

3.2.4 增强型时钟门控

3.2.5 多级时钟门控

3.2.6 集成时钟门控设计ICG(Integrated Clock Gating)

3.3 主链路物理层逻辑设计

3.3.1 加扰器与解扰器设计

3.3.2 ANSI 8B/10B编码器设计

3.3.3 ANSI 8B/10B解码器设计

3.3.4 高速串行器电路设计

3.3.5 高速解串器电路设计

3.3.6 链路对准

3.3.7 链路质量测量

3.4 辅助通道物理层逻辑设计

3.4.1 曼彻斯特编码器、解码器设计

3.4.2 FIFO

3.4.3 数据打包与解包

3.4.4 数据加扰与解扰

3.4.5 8B/10B编码器与解码器

3.4.6 串行器与解串器设计

3.4.7 启动、停止条件、锁定同步模式及双工控制器

3.5 热插拔检测物理层逻辑设计

第四章 芯片验证及综合

4.1 芯片功能验证

4.1.1 功能验证基本原理

4.1.2 验证激励的产生

4.1.3 分析方法及结论

4.2 芯片综合

4.2.1 芯片综合基本原理

4.2.2 综合报告与性能分析

第五章 工作总结与展望

参考文献

附录：攻读硕士学位期间发表的论文