基于1GHz锁相环的频率合成器的设计与实现

摘要

频率合成技术广泛应用在现在的各类通信器材和电子产品中。在众多频率合成的方法中，基于锁相环的的方式间接地得到需要的频率，它可以产生出频谱干净又稳定的频率信号，还能同时产生多个不同的频率值，且占用面积小，易于片上集成。故现已成为频率合成的主流技术。通过锁相环技术，来自压控振荡器和参考频率的噪声都可以得到抑制。由于越来越多的无线射频系统提出了严苛的要求，比如越来越窄的信道步长、低相噪、更高的输出频率、以及更快的稳定时间等等。为了满足这些要求，基于锁相环的频率合成器的设计也越来越具有挑战性。
　　本文研究的第一种基于锁相环的频率合成器是用于由苹果公司开发的串行协议IEEE1394b的物理层实现中的串并转换电路。基于系统要求，锁相环选用三阶2型的电荷泵型的结构，输入参考频率25MHz，在频率域推导传输函数，建立行为级模型帮助确定环路参数以及时钟抖动的仿真测量，最终得到能在5μs内锁定，并向外提供1GHz、4相差分时钟信号，以及100MHz方波时钟信号的锁相环芯片。芯片面积（不加 pad）0.12mm2，消耗电流22mA，测试得到的100MHz输出时钟周期抖动的均方根值为78.15ps。因为设计者经验有限，设计过程中不乏欠缺考虑之处，故芯片性能有待改进。
　　为了进一步减小带内噪声，且在能够利用已有的电荷泵型锁相环环路的大部分模块以及行为级模型的前提下，本文又研究了第二类锁相环结构——下采样型锁相环。此电路能够在要求的时间内达到稳定并且提供准确的时钟频率，仿真显示带内噪声要明显低于之前的电荷泵型锁相环电路。它从原理上改变了电荷泵型锁相环带内噪声会被放大到分频比平方倍的状态。它的主要工作环路中没有分频器，采用下采样型的鉴相器和与之配合的跨导型电荷泵，采用自偏置型的压控振荡器，进一步减小了电源噪声的影响。它的环路参数也用类似于电荷泵型锁相环的方法确定。

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缩略词表

第一章 引言

1.1 频率合成的方法

1.2 锁相环频率合成器的发展现状

1.3 本文的研究背景和设计思路

1.4 本人所做的工作以及本论文的组织结构

第二章 电荷泵型锁相环频率合成器的原理和行为级建模

2.1 CPPLL的基本原理

2.2 PLL设计的关键参数和评价指标

2.3 环路的传输函数

2.4 噪声分析

2.5行为级建模（Behavior Models）

2.6 本章小结

第三章 电荷泵型锁相环频率合成器的电路设计

3.1 压控振荡器VCO的设计

3.2 鉴频鉴相器和电荷泵（PFD/CP）的设计

3.3 分频器的设计

3.4 环路滤波器的设计

3.5 电源管理电路设计

3.6锁定检测（LD，Lock Detector）电路的设计

3.7 锁相环整体前仿结果

3.8 本章小结

第四章 CPPLL型频率合成器的版图设计、后仿真以及测试

4.1 锁相环的版图设计

4.2 锁相环时钟抖动（jitter）性能的仿真流程

4.3 PLL芯片测试情况

4.4 本章小结

第五章 下采样型锁相环电路的设计

5.1 SSPLL的原理

5.2 SSPLL的具体电路设计

5.3 SSPLL仿真结果

5.4 与CPPLL在相噪性能上的比较

5.5 本章小结

第六章 总结与展望

6.1 工作总结

6.2 展望

致谢

参考文献

个人简历及攻读硕士学位期间的研究成果